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证明[X+Y]补=[X]补+[Y]补
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1：若X,Y均为正,则[X+Y]补=[X+Y]原=[X]原+[Y]原=[X]补+[Y]补2：若X,Y均为负,则[X]补+[Y]补=-[-X]补-[-Y]补=-（[-X]原+[-Y]原）=-（[-（X+Y）]原=[X+Y]补3：若X,Y异号,设X为正,则[X]补+[Y]补=[X]补-[-Y]补=[X]原-[-Y]原=[X-（-Y）]原=[X+Y]补
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1假设主存容量16M×32位,Cache容量64K×32位,主存例中yi表示y寄存器的输入控制信号,R1o为寄存器R1的与Cache之间以每块4×32位大小传送数据,请确定直接输出控制信号,未标字符的线为直通线,不受控制.映射方式的有关参数,并画出内存地址格式.解：64条指令需占用操作码字段（OP）6位，源寄存器和目标寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：寻址模式定义如下：X=00寄存器寻址操作数由源寄存器号和目标寄存器号指定X=01直接寻址有效地址E=(D)X=10变址寻址有效地址E=(Rx)＋DX=11相对寻址有效地址E=（PC）＋D22．PU的数据通路【图】所示。运算器中R0～R3为通用于其他非刷新功能。(1)若显示工作方式采用分辨率为寄存器，DR为数据缓冲寄存器，PSW为状态字寄存器。，颜色深度为3Byte，刷新频率为72Hz，计算D-cache为数据存储器，I-cache为指令存储器，PC为程刷存总带宽应为多少？(2)为达到这样高的刷存带宽，应序计数器（具有加1功能），IR为指令寄存器。单线箭采取何种技术措施？解：(1)因为刷新所需带宽＝分辨率头信号均为微操作控制信号（电位或脉冲），如LR0表示×每个像素点颜色深度×刷新速率所以×3B读出R0寄存器，SR0表示写入R0寄存器。机器指令“STO×72S=165888KBS=162MBS刷新总带宽应为R1,(R2)”实现的功能是：将寄存器R1中的数据写入到162MBS×10050=324MBS(2)为达到这样高的刷存带以（R2）为地址的数存单元中。请画出该存数指令周期宽，可采取如下技术措施：使用高速DRAM芯片组成刷存；流程图，并在CPU周期框外写出所需的微操作控制信号。刷存采用多体交叉结构；刷存至显示控制器的内部总线（一个CPU周期含T1～T4四个时钟信号，寄存器打入信宽度由３２位提高到６４位，甚至１２８位刷存采用双号必须注明时钟序号）端口存储器，将刷新端口与更新端口分开。24简要总结一下，采用哪几种技术手段可以加快存储系45所示为传送（MOV，OP码IR0IR100）、加法（ADD，OP统的访问速度？①内存采用更高速的技术手段，②采用码IR0IR101）、取反（COM，OP码IR0IR110）、十进制加双端口存储器，③采用多模交叉存储器法（ADT，OP码IR0IR111）四条指令的微程序流程图，每其中Rx为变址寄存器(10位）PC为程序计数器(20位)25求证：[-y]补=-[y]补(mod2n+1)证明：因为[x-y]补=[x]一框表示一个CPU周期。其中s,d为8个通用寄存器R0～位移量D可正可负.该指令格式可以实现RR型RS型补-[y]补=[x]补+[-y]补又因为[x+y]补=[x]补+[y]补（mod2R7，每个CPU周期含4个时钟脉冲T1～T4。①设微指令的寻址功能2指令和数据都用二进制代码存放在内n+1画出）所以[y]补=[x+y]补-[x]补又[x-y]补=[x+(-y)]补=[x]微命令字段为12位，判别字段和下址字段是多少位？②存中,从时空观角度回答CPU如何区分读出的代码是指令①:ADDR2,R0指令完成(R0)+(R2)→R0的功能操作，2还是数据.解:计算机可以从时间和空间两方面来区分指其指令周期流程图,假设该指令的地址已放入PC中.并在补+[-y]补所以[-y]补=[x-y]补-[x]补[y]补+[-y]补=[x+y]控制存储器EPROM存储容量至少是多少？③给每条微指n+1令分配一个确定的微地址（二进制编码表示）。④写出令和数据,在时间上,取指周期从内存中取出的是指令,流程图每一个CPU周期右边列出相应的微操作控制信号补+[x-y]补-[x]补-[x]补=0故[-y]补=-[y]补(mod2)而执行周期从内存取出或往内存中写入的是数据,在空序列②若将（取指周期）缩短为一个CPU周期,请先画出27某计算机的存储系统由cache、主存和磁盘构成.cache微地址转移逻辑表达式和转移逻辑图。⑤画出微程序控的访问时间为15如果被访问的单元在主存中但不在制器结构图。解：（1）因EPROM容量为16单元，微地间上,从内存中取出指令送控制器，而执行周期从内存从修改数据通路，然后画出指令周期流程图。设为μA3~μA0七条微指令地址分取的数据送运算器、往内存写入的数据也是来自于运算解：（1）“ADDR2,R0”指令是一条加法指令,参与运算cache中,需要用60ns的时间将其装入cache,然后再进行址寄存器4位即可，的两个数放在寄存器R2和R0中,指令周期流程图包括取访问;如果被访问的单元不在主存中,则需要10ms的时间配如下表所示，一条微指令只占一个微地址，（可直接器。3设x=-18,y=+26,数据用补码表示,用带求补器的阵列乘指令阶段和执行指令阶段两部分(为简单起见,省去了将其从磁盘中读入主存,然后再装入cache中并开始访问.填写在流程图右上角和右下角）法器求出乘积x×y,并用十进制数乘法进行验证.解:符“→”号左边各寄存器代码上应加的括号).根据给定的若cache的命中率为90%,主存的命中率为60%,求该系统（2）从流程图看出，P1处微程序出现四个分支，对应4个微地址，用OP码作为测试条件。P2处微程序出现2号位单独考虑:X为正符号用二进制表示为0,Y为负值符数据通路图,“ADDR2,R0”指令的详细指令周期流程图中访问一个字的平均时间.解：对应2个微地址微地址转移逻辑表达式如下：号用1表示.【X】补=101110【Y】补=011010下如图,图的右边部分标注了每一个机器周期中用到的ta=90%tc+10%*60%(tm+tc)+10%*40%(tk+tm+tc)(m表示未命个分支，结果化为10进制就是微操作控制信号序列(2)SUB减法指令周期流程图见下中时的主存访问时间；c表示命中时的cache访问时间；μA2=P2×Cj×T4μA1=P1×IR1×T4k表示访问外存时间)μA0=P1×IR0×T4其中IR1，IR0是指令类寄存器中存放468符号位进行异或10列表比较CISC处理机和RISC处理机的特点。CISCRISC28图1所示为双总线结构机器的数据通路，IR为指令寄操作码的触发器，T4表示某个节拍脉冲时修改微地址寄操作0异或1得1所比较内容存器，PC为程序计数器（具有自增功能），DM为数据存存器。以二进制结果为111指令系统复杂、庞大简单、精简储器（受RW信号控制），AR为地址寄存器，DR为数据50一盘组共11片，记录面为20面，每面上外道直径为1010100化为十指令数目一般大于200一般小于100缓冲寄存器，ALU由加、减控制信号决定完成何种操作，14英寸，内道直径为10英寸，分203道。数据传输绿为进制就是-468十进指令格式一般大于4一般小于4控制信号G控制的是一个门电路。另外，线上标注有小983040BS，磁盘转速为3600转分。假定每个记录块记制检验：-18x26=寻址方式一般大于4一般小于4圈表示有控制信号，例中yi表示y寄存器的输入控制信录1024B，且系统可挂多达16台这样的磁盘，请给出适-468不固定等长号，R1o为寄存器R1的输出控制信号，未标字符的线为直当的磁盘地址格式，并计算盘组总的存储容量。解：设4用定量分析方法证指令字长不受控制。旁路器可视为三态门传送通路。①“SUB数据传输率为C,每一磁道的容量为N,磁盘转速为,则明多模块交叉存储器可访存指令不加限定只有LOADSTORE指令通线，R3，R0”指令完成(R0)-(R3)→R0的功能操作，画出其指根据公式C=N·,可求得：N=C=983040÷带宽大于顺序存储器各种指令使用频率相差很大相差不大令周期流程图，并列出相应的微操作控制信号序列，假(360060)=16384(字节)扇区数=1=16故表带宽.证明:假设1)存储器模块字长等于数据总线宽度2)绝大多数在一个周期内设该指令的地址已放入PC中。②若将“取指周期”缩短示磁盘地址格式的所有参数为：台数16，记录面20，磁模块存取一个字的存储周期等于T.3)总线传送周期为τ各种指令执行时间相差很大完成为一个CPU周期，请在图上先画出改进的数据通路，然道数203道，扇区数16，由此可得磁盘地址格式为：磁4)交叉存储器的交叉模块数为m.交叉存储器为了实现流很难较容易后在画出指令周期流程图。此时SUB指令的指令周期是盘总存储容量为：16×20×203×4640（字水线方式存储,即每通过τ时间延迟后启动下一模快,应优化编译实现几个CPU周期?与第①种情况相比，减法指令速度提高几节）满足T=mτ(1)交叉存储器要求其模快数=m,以保证启程序源代码长度较短较长倍？解：ADD指令是加法指令，参与运算的二数放在R0动某模快后经过mτ时间后再次启动该模快时,它的上次控制器实现方式绝大多数为微绝大部分为硬布线控制和R2中，相加结果放在R0中。指令周期流程图图A3.3存取操作已经完成.这样连续读取m个字所需要时间为t1程序控制包括取指令阶段和执行指令阶段两部分。每一方框表示=T+(m–1)τ=mг+mτ–τ=(2m–1)τ(2)故交叉存储器软件系统开发时间较短较长一个CPU周期。其中框内表示数据传送路径，框外列出带宽为W1=1t1=1(2m-1)τ(3)而顺序方式存储器连续2读取m个字所需时间为t2=mT=m×τ(4)存储器带宽11设存储器容量为128M字,字长64位,模块数m=8,分别微操作控制信号。2为W2=1t2=1m×τ(5).比较(3)和(2)式可知，交叉用顺序方式和交叉方式进行组织.存储周期T=200ns,数29设由S，E，M三个域组成的一个32位二进制字所表据总线宽度为64位,总线传送周期τ=50ns.问顺序存储示的非零规格化数x，真值表示为x＝(-1)s×(1.M)×存储器带宽顺序存储器带宽。5图1所示的系统中,ABCD四个设备构成单级中断结构,器和交叉存储器的带宽各是多少?解:顺序存储器和交叉2E-127问：它所能表示的规格化最大正数、最小正数、它要求CPU在执行完当前指令时转向对中断请求进行服存储器连续读出8个字的信息总量都是:q=64位*8=512最大负数、最小负数是多少？解：位,顺序存储器和交叉存储器连续读出8个字所需的时间30画出单级中断处理过程流程图（含指令周期）。务.现假设:①TDC为查询链中每个设备的延迟时间②-7st1=T+(m-1)τ31某加法器进位链小组信号为C4C3C2C1，低位来的进位TATBTCTD分别为设备ABCD的服务程序所需的执行时间③分是:t2=MT=8*200ns=1600ns=16*10-7信号为C0，请分别按下述两种方式写出C4C3C2C1的逻辑TSTR分别为保存现场和恢复现场所需的时间④主存工作=200+7*50ns=550ns=5.5*10s顺序存储器和交叉存储器-77)=23*10its表达式：①串行进位方式②并行进位方式解（1）串行进周期为TM⑤中断批准机构在确认一个新中断之前,先要的带宽分别是:w2=qt2=512(16*10-77)=93.1*10its位方式：C1=G1+P1C0其中：G1=A1B1，P1=A1⊕B1让即将被中断的程序的一条指令执行完毕.试问:在确保w1=qt1=512(5.5*10j1j2请求服务的四个设备都不会丢失信息的条件下,中断饱12有两个浮点数N1=2×S1,N2=2×S2,其中阶码用4位移C2=G2+P2C1G2=A2B2，P2=A2⊕B2C3=G3+P3C2G3=A3B3,P3=A3⊕B3和的最小时间是多少?中断极限频率是多少?解：假设主码、尾数用8位原码表示(含1位符号位).设存工作周期为TM,执行一条指令的时间也设为TM.则中断j1=(11)2,S1=(+0.,j2=(-10)2,S2=(+0.,C4=G4+P4C3G4=A4B4,P4=A4⊕B4，写出运算步骤及结果.解:(1)浮点乘法规则:N1(2)并行进位方式：C1=G1+P1C0C2=G2+P2G1+P2P1C0处理过程和各时间段如图所示。当三个设备同时发出中求N1+N2j1j2（j1j2）×N2=(2×S1)×(2×S2)=2+×(S1×S2)(2)码求C3=G3+P3G2+P3P2G1+P3P2P1C0断请求时,依次处理设备ABC的时间如下和:j1+j2=0(3)尾数相乘:被乘数S1=0.1001,令乘数C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G1—G4，tA=2TM+3TDC+TS+TA+TR(下标分别为A,M,DC,S,A,R)S2=0.1011,尾数绝对值相乘得积的绝对值,积的符号位P1—P4表达式与串行进位方式相同。tB=2TM+2TDC+TS+TB+TR(下标分别为B,M,DC,S,B,R）035写出下表寻址方式中操作数有效地址E的算法。tC=2TM+TDC+TS+TC+TR（下标分别为C,M,DC,S,C,R）达到中=0⊕0=0按无符号阵乘法器运算得:N1×N2=2×0.)尾数规格化,舍入(尾数四位)N1×N2=(+序断饱和的时间为:T=tA+tB+tC中断极限频率为：f=1T寻址方式名称有效地址说明（-01）26某计算机有所示的功能部件,其中M为主存,指令和数0.=(+0.号E据均存放在其中,MDR为主存数据寄存器,MAR为主存地址13机器字长32位，常规设计的物理存储空间≤32M，若1立即A操作数在指令中请提出一种设计方案。解：2寄存器,R0～R3为通用寄存器,IR为指令寄存器,PC为程将物理存储空间扩展到256M，寄存器Ri操作数在某通用寄序计数器(具有自动加1功能),CD为暂存寄存器,ALU为用多体交叉存取方案，即将主存分成8个相互独立、容存器Ri中算术逻辑单元,移位器可左移、右移、直通传送.(1)将所量相同的模块M0，M1，M2,,，M7，每个模块32M×32位。3直接DD为偏移量有功能部件连接起来,组成完整的数据通路,并用单向或它们各自具备一套地址寄存器、数据缓冲器，各自以等4寄存器间接(Ri)(Ri)为主存地址指示双向箭头表示信息传送方向.(2)画出“ADDR1,(R2)”指同的方式与CPU传递信息，其组成如图器令周期流程图.该指令的含义是将R1中的数与(R2)指示14某机的指令格式如下所示X为寻址特征位:X=00:直接5基址(B)B为基址寄存器寻址；X=01:用变址寄存器RX1寻址;X=10:用变址寄存器6基址＋偏移量(B)+DRX2寻址;X=11:相对寻址:设(PC)=1234H,(RX1)=0037H,(RX2)=1122H(H代表十六进制数),请确定下列指令中的有7比例变址＋偏(I)*S+DI为变址寄存器，S效地址:①4420H②2244H③1322H④3521H解:1)X=00,D=移量比例因子20H,有效地址E=20H(2)X=10,D=44H,有效地址E=1122H+8基址＋变址＋(B)+(I)+44H=1166H(3)X=11,D=22H,有效地E=56H偏移量D(4)X=01,D=21H有效地址E=58H(5)X=11,9基址＋比例变(B)+(I)*D=23H,有效地址E=57H址＋偏移量S+D15图为某机运算器框图,BUS1～BUS3为3条总线,期于信10相对（PC）+DPC为程序计数器号如a、h、LDR0～LDR3、S0～S3等均为电位或脉冲控制j1j2信号①分析图中哪些是相容微操作信号?哪些是相斥微36设两个浮点数N1=2×S1,N2=2×S2,其中阶码3位(移的主存单元中的数相加,相加的结果直通传送至R1中.(3)操作信号?②采用微程序控制方式,请设计微指令格式，并码）,尾数4位,数符1位。设：j1=(-10)2,S1=(+0.1001)2若另外增加一个指令存贮器，修改数据通路，画出⑵的列出各控制字段的编码表.解(1)相容微操作信号LRSN2=(+10)2,S2=(+0.1011)2求：N1×N2，写出运算步骤及结指令周期流程图。解：（1）各功能部件联结成如图所示相斥微操作信号a,,c,d(2)当24个控制信号全部用微果，积的尾数占4位，按原码阵列乘法器计算步骤求尾数据通路(2)此指令为RS型指令,一个操作数在R1中,另指令产生时,可采用字段译码法进行编码控制,采用的微数之积。解：因为X+Y=2Ex×（Sx+Sy）（Ex=Ey），所一个操作数在R2为地址的内存单元中,相加结果放在R1指令格式如下(其中目地操作数字段与打入信号段可结以求X+Y要经过对阶、尾数求和及规格化等步骤。(1)对阶：△J=Ex－EY=（-10）2－（+10）2=（-100）2所合并公用，后者加上节拍脉冲控制即可)16.PCI总线中三种桥的名称是什么？简述其功能。解：以ExEY，则Sx右移4位，Ex+(100)2=(10)2=EY。SX右移，经过舍入后SX=0001，经过对阶、PCI总线有三种桥，即HOSTPCI桥（简称HOST桥），PCI四位后SX=0.）2×（0.)尾数求和：SX+SYPCI桥，PCILAGACY桥。在PCI总线体系结构中，桥起舍入后，X=2着重要作用：1.它连接两条总线，使总线间相互通信。0.0001（SX）2.桥是一个总线转换部件，可以把一条总线的地址空间+0.1011（SY）映射到另一条总线的地址空间上，从而使系统中任意一0.1100个总线主设备都能看到同样的一份地址表。3.利用桥可(SX+SY)（10）2（10）2结果为规格化数。所以：X+Y=2×（SX+SY）=2以实现总线间的猝发式传送。（0.1100）2=（11.00）217画图说明现代计算机系统的层次结构。40为什么在计算机系统中引入DMA方式来交换数据？若5级高级语言级编译程序使用总线周期挪用方式，DMA控制器占用总线进行数据交汇编程序4级汇编语言级换期间，CPU处于何种状态？P253、254为了减轻cpu3级操作系统级操作系统6.一台机器的指令系统有哪几类典型指令?列出其名称。对IO操作的控制，使得cpu的效率有了提高。可能遇微程序答:数据传送类指令,算数运算类指令,逻辑运算类指令,2级一般机器级到两种情况：一种是此时CPU不需要访内，如CPU正在1级微程序设计级直接由硬件执行程序控制类指令,输入输出类指令,字符串类指令,系统执行乘法命令；另一种情况是，IO设备访内优先，因为18.CPU中有哪几类主要寄存器？用一句话回答其功能。控制类指令,特权指令7参见图,这是一个二维中断系IO访内有时间要求，前一个IO数据必须在下一个访内统,请问①在中断情况下,CPU和设备的优先级如何考虑?解：A，数据缓冲寄存器（DR）；B，指令寄存器（IR）；请求到来之前存取完毕。请按降序排列各设备的中断优先级.②若CPU现执行设备C，程序计算器PC；D，数据地址寄存器(AR)；通用寄存41何谓指令周期？CPU周期？时钟周期？它们之间是什C的中断服务程序,IM2,IM1,IM0的状态是什么?如果CPU器（R0~R3）；F，状态字寄存器（PSW）么关系？解：指令周期是执行一条指令所需要的时间，执行设备H的中断服务程序,IM2,IM1,IM0的状态又是什19.（94页）CPU执行一段程序时，cache完成存取的次一般由若干个机器周期组成，是从取指令、分析指令到么?③每一级的IM能否对某个优先级的个别设备单独进数为2420次，主存完成的次数为80次，已知cache存执行完所需的全部时间。CPU周期又称机器周期，CPU行屏蔽?如果不能,采取什么方法可达到目的④若设备C储周期为40ns，主存存储周期为200ns，求cache主存访问一次内存所花的时间较长，因此用从内存读取一条一提出中断请求,CPU立即进行响应,如何调整才能满足系统的效率和平均访问时间。解：先求命中率指令字的最短时间来定义。一个指令周期常由若干CPU此要求?解:(1)在中断情况下，CPU的优先级最低.各设备h=nc(nc+nm)=2420(.968则平均访问时间周期构成。时钟周期是由CPU时钟定义的定长时间优先级次序是:A-B-C-D-E-F-G-H-I-CPU(2)执行设备B的为ta=0.968*40+(1-0.968)*240=46.4ns=24040=6间隔，是CPU工作的最小时间单位，也称节拍脉中断服务程序时IM0IM1IM2=111;执行设备D的中断服务cache主存系统的效率为e=1[+(1-)*0.968]=86.2%冲或T周期程序时IM0IM1IM2=011(3)每一级的IM标志不能对某优20某机器单字长指令为32位，共有40条指令，通用寄42比较cache与虚存的相同点和不同点。相同点：（1）主存最大寻址空间为64M。寻址方式有立出发点相同；都是为了提高存储系统的性能价格比而构先级的个别设备进行单独屏蔽.可将接口中的BI（中断允存器有128个，许）标志清“0”,它禁止设备发出中断请求.(4)要使C即寻址、直接寻址、寄存器寻址、寄存器间接寻址、基造的分层存储体系。（2）原理相同；都是利用了程序运的中断请求及时得到响应,可将C从第二级取出,单独放值寻址、相对寻址六种。请设计指令格式，并做必要说行时的局部性原理把最近常用的信息块从相对慢速而大明。解：由已知条件，机器字长16位，主存容量在第三级上,使第三级的优先级最高,即令IM3=0即可.容量的存储器调入相对高速而小容量的存储器.不同点：8已知x=-001111,y=+011001,求:①[x]补,[-x]补,[y]128KB2=64KB字，因此MAR=18位，共128条指令，故（1）侧重点不同；cache主要解决主存和CPU的速度差补,[-y]补;②x+y,x-y,判断加减运算是否溢出.解:[x]OP字段占7位。采用单字长和双字长两种指令格式，其异问题；虚存主要是解决存储容量问题。（2）数据通路中单字长指令用于算术逻辑和10类指令，双字长用于不同；CPU与cache、主存间有直接通路；而虚存需依赖原=100111,[x]补=1110001,[-x]补=0001111,[y]原访问主存的指令。=0011001,[y]补=0011001,[-y]补辅存，它与CPU间无直接通路。（3）透明性不同；cache对系统程序员和应用程序员都透明；而虚存只对应用程=1100111,X+y=0001010,x-y=1011000（IF）、译码（ID）、序员透明。9图2所示为双总线结构机器的数据通路,IR为指令寄存21一条机器指令的指令周期包括取指（4）未命名时的损失不同；主存未命中时系器,PC为程序计数器（具有自增功能）,M为主存（受RW#执行（EX）、写回（WB）四个过程段，每个过程段1个统的性能损失要远大于cache未命中时的损失。时钟周期T完成。先段定机器指令采用以下三种方式执信号控制）,AR为地址寄存器,DR为数据缓冲寄存器,ALU43刷新存储器（简称刷存）的重要性能指标是它的带宽。由加、减控制信号决定完成何种操作,控制信号G控制的行：①非流水线（顺序）方式，②标量流水线方式，③实际工作中，显示适配器的几个功能部分要争取刷存的是一个门电路.另外,线上标注有小圈表示有控制信号,超标量流水线方式。请画出三种方式的时空图，证明流带宽。假设总带宽50％用于刷新屏幕，保留50％带宽用水计算机比非流水计算机具有更高的吞吐率。P163【图】
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