芯片设计培训班,数字VLSI芯片设计,使用Cadence和Synopsys CAD Tools设计大规模集成芯片|曙海
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芯片设计培训班
设计出可制造的数字集成电路芯片。
具备硬件系统开发设计经验的工程师，或者具有一定基础的电子类专业的大学生和研究生。
学员学习本课程应具备下列基础知识：
&&&&&&& ◆ 具备硬件系统开发设计经验的工程师，或者具有一定数字电路基础；☆注重质量
☆边讲边练
&&& &&&&☆合格学员免费推荐工作
&班级规模及环境
为了保证培训效果，增加互动环节，我们坚持小班授课，每期报名人数限3到5人，多余人员安排到下一期进行。
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山学院/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：云峰大厦
最近开课时间(周末班/连续班/晚班）：芯片设计开课：日
本课程每期班限额5名，报满即停止报名，请提前在线或电话预约
&学时和费用
　&&& ◆课时： 共5天,30学时
&&& &&&&◆外地学员：代理安排食宿（需提前预定）
　　　◆团体报名优惠措施：两人95折优惠，三人或三人以上9折优惠 。注意：在读学生凭学生证，即使一个人也优惠500元。
1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
&&&&&&& 2、培训结束后,培训老师留给学员手机和Email,免费提供半年的技术支持，充分保证培训后出效果；
&&&&&&& 3、培训合格学员可享受免费推荐就业机会。 ☆合格学员免费颁发相关工程师等资格证书，提升您的职业资质。专注高端培训13年，曙海提供的证书得到本行业的广泛认可，学员的能力得到大家的认同，受到用人单位的广泛赞誉。
&课程进度安排
1、Cadence设计平台DFII及启动命令ICFB
1.1 Cadence设计平台
1.2 启动Cadence
2、Composer原理图输入工具
2.1 启动Cadence建立一个新的工作库
2.2 建立新单元
2.3 晶体管级原理图
3、 变量、端口和单元的命名规则
4、Verilog仿真
4.1 Composer原理图的Verilog仿真
4.2 Composer工具中的行为级Verilog代码
4.3 独立的Verilog仿真
4.4 Verilog仿真中的时序
实验：mips处理器设计
1、Virtuoso版图编辑器
2.1 反相器原理图
2.2 反相器版图
2.3 打印版图
2.4 生成提取视图
2.4 版图对照原理图检查
3 单元设计全流程
4、标准单元设计模板
4.1 标准单元几何尺寸说明
4.2 标准单元I/O端口布置
4.3 标准单元晶体管尺寸选择
实验：单元设计
1 Spectre模拟仿真器
1.1 原理图仿真（瞬态仿真）
1.2 Spectre模拟环境下仿真
1.3 用配置视图仿真
1.4 模拟／数字混合仿真
1.5 静态仿真
1.6 参数化仿真
1.7 功耗测量
2 单元表征
2.1 Liberty文件格式
2.2 用ELC表征单元
2.3 用Spectre表征单元
2.4 把Liberty转换成Synopsys数据库格式
3 Verilog综合
3.1 用dc_shell进行Synopsys Design Compiler综合
3.2 Cadence RTL Compiler综合
3.3 把结构描述Verilog输入到CadenceDFII设计平台中
3.4 综合后Verilog仿真
实验：综合后Verilog仿真
1、 抽象生成
1.1 将库读入到Abstract中
1.2 找出单元中的端口
1.3 提取步骤
1.4 抽象步骤
1.5 生成LEF（库转换格式）文件
1.6 修改LEF文件
2 SOC Encounter布局布线
2.1 Encounter用户图形界面
2.2 用配置文件进行设计输入
2.3 编写SOC Encounter脚本
3 芯片组装
3.1 用ccar进行模块布线
3.2 用ccar完成内核至焊盘框的布线
3.3 生成最终的GDSII
4 微型MIPS处理器
4.1 微型MIPS处理器
4.2 微型MIPS：展平设计工具流程
4.3 微型MIPS：层次化设计工具流程
1、抽象生成
2、SOC Encounter布局布线和芯片组装
1、基于IP核的设计,IP核的SoC设计方法
2、cmos工艺基础
2.1 mos器件物理本质
2.2 基本的cmos制造流程 533
实验：IP核的SoC设计
第六阶段 微型MIPS处理器项目实战
1 微型MIPS处理器
1.2 微型MIPS：展平设计工具流程
1.2.1 综合
1.2.2 布局布线
1.2.3 仿真
1.2.4 最终组装
1.3 微型MIPS：层次化设计工具流程
1.3.1 综合
1.3.2 宏模块内布局布线
1.3.3 准备层次结构中的定制电路
1.3.4 生成宏模块的抽象视图
1.3.5 含宏模块的布局布线
1.3.6 仿真
1.3.7 最终组装
第七阶段 DSP系统的VLSI设计
1，数字信号处理算法
2，DFG分析
3，FPGA数字信号处理系统
4，IP软核验证
5， A/D与D/A电路
1、 DSP处理器设计
2、Verilog HDL练习
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.(日................................................)..............................................................encounter抽取lef文件 - wellStong - 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台
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encounter抽取lef文件
& 20:15:43 / 天气: 舒适
/ 心情: 高兴
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& encounter抽取lef文件
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& 作者:贾柱良
在soc芯片自动布局布线过程中,经常会定制一些IP hardMacro,但是抽取lef文件会或多或少的出现问题,
下面总结一下遇到一些的问题,也走过不少弯路
1.lef文件抽取当然是越精简就越好,这样才能减少数据量,所以只需要抽取最顶层的电源地环顶层金属,但不是所有的(VDD VSS) metal层,把所用的PIN最上层金属用一个矩形,打上melal text标示Pin Name ,PIN 的 矩形金属最好是&=pitch的值,目的是确保route时不会出现DRC错误,但不能太大这样会导致布线资源浪费和增加metal电容值.
2.如果是0.18um的工艺最好是要抽区atennam信息,具体怎么抽请参考cadence的abstract的user guide line里面有说明.
3.抽取完lef文件最好是检查自己抽取的lef文件:如version site grid unit marco pin 等信息是否完整,如version是什么版本的lef文件,site是core 、pad、 block那种类型，类型不一样在encounter自动布局布线后摆放的区域如pad 类型只能摆放在芯片的四周的PAD区域，而不能摆放core区域，如果自己定义了一些standar cell 那类型只能是core 这些单元只能放在core区域的raw的区间。如果是定义的block类型只能放在core的区域，但是hard block可以放在core区域的任意位置可以不受约束。
4.在encounter调用hard macro lef文件时，回遇到一些问题，如import design后但是在encounter的图形界面中找不到自己做的hard macro module，这是怎么啦？仔细观看了版图gds的数据和抽取的lef的语法都没有发现不对的地方，一连检查了好几天，后来实在没办法查看encounter.log文件，查看了自己抽取的模块的module name ,后来在log文件中大致的意思是netlist 中该模块的module name与lef 中的module name不一致，后来检查了netlist file，原来是逻辑设计人员自己搞了一个module name,好家伙做逻辑的工程师和做版图的工程师没有沟通才出现这样的问题。
5.有时候会在encounter 的图形界面中出现有的hard marco module的的图形界面的左下脚出现一些重叠的PIn，这是怎么回事，我们拖动模块就会看见一些flyline的飞线表示这些PIn是与其他的soft module是逻辑连线关系的，那么PIn为什么没有metal 信息，为什么要集中在一起呢？选择这些重叠在一起的pin.用快捷键q，记录每一个Pin name然后到lef文件中去查找，果然没有找到该Pin name ，也就是lef文件没有抽取，再查看了netlist file，但是在网表中还保留了这些PIn但是连接是用空线连接，原来是逻辑工程师还保留了老版本的信息，看来电路工程师比较恋旧。
6.一般soc芯片用的hard Macro比较多,有可能存在不同的版本的lef文件, version 5.3
5.4& 5.5 ,不同版本的lef放在一起,也是有顺序的,版本比较新的应放在前面,否则在route时会出现意想不到的问题,如不能globalDetialRoute 或者能route但是有些模块的PIN出现Open.如果出现这些情况请调整lef文件的顺序.
这是自己在做了几个soc的芯片总结些经验，望同行后来的新手们能少走些弯路，也为咱们的IC行业做一点点贡献。您所在位置： &
&nbsp&&nbsp&nbsp&&nbsp
Cadence使用参考手册..doc 386页
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Cadence使用参考手册邓海飞微电子学研究所设计室2000年7月目录概述 11.1Cadence概述 11.2ASIC设计流程 1第一章 Cadence使用基础 32.1Cadence软件的环境设置 42.2Cadence软件的启动方法 92.3库文件的管理 102.4文件格式的转化 122.5怎样使用在线帮助 122.6本手册的组成 12第二章 Verilog-XL的介绍 133.1环境设置 133.2Verilog-XL的启动 133.3Verilog－XL的界面 143.4Verilog-XL的使用示例 153.5Verilog-XL的有关帮助文件 16第四章电路图设计及电路模拟 194.1电路图设计工具Composer 194.1.1设置 194.1.2启动 194.1.3用户界面及使用方法 194.1.4使用示例 254.1.5相关在线帮助文档 274.2电路模拟工具AnalogArtist 274.2.1设置 274.2.2启动 274.2.3用户界面及使用方法 274.2.5相关在线帮助文档 28第五章自动布局布线 315.1Cadence中的自动布局布线流程 315.2用AutoAbgen进行自动布局布线库设计 32第六章 版图设计及其验证 346.1版图设计大师VirtuosoLayoutEditor 346.1.1设置 346.1.2启动 346.1.3用户界面及使用方法 346.1.4使用示例 356.1.5相关在线帮助文档 366.2版图验证工具Dracula 366.2.1Dracula使用介绍 366.2.2相关在线帮助文档 36第七章skill语言程序设计 377.1skill语言概述 377.2skill语言的基本语法 377.3Skill语言的编程环境 377.4面向工具的skill语言编程 37附录1技术文件及显示文件示例 65附录2Verilog-XL实例文件 651．Test_memory.v 652．SRAM256X8.v 653．ram_sy1s_．TSMC库文件 65附录3Dracula命令文件 65概述作为流行的EDA工具之一，Cadence一直以来都受到了广大EDA工程师的青睐。然而Cadence的使用之繁琐，又给广大初学者带来了不少麻烦。作为一位过来人，本人对此深有体会。本着为初学者抛砖引玉的目的，本人特意编写了这本小册子，将自己数年来使用Cadence的经验加以总结，但愿会对各位同行有所帮助。本册子的本意在于为初学者指路，故不会对个别工具进行很详细的介绍，只是对初学者可能经常使用的一些工具加以粗略的介绍。其中可能还请各位同行加以指正。1.1Cadence概述Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC设计、FPGA设计和PCB板设计。与众所周知的EDA软件Synopsys相比，Cadence的综合工具略为逊色。然而，Cadence在仿真、电路图设计、自动布局布线、版图设计及验证等方面却有着绝对的优势。Cadence与Synopsys的结合可以说是EDA设计领域的黄金搭档。此外，Cadence公司还开发了自己的编程语言skill,并为其编写了编译器。由于skill语言提供编程接口甚至与C语言的接口，所以可以以Cadence为平台进行扩展，用户还可以开发自己的基于Cadence的工具。实际上，整个Cadence软件可以理解为一个搭建在skill语言平台上的可执行文件集。所有的Cadence工具都是用Skill语言编写的，但同时，由于Cadence的工具太多，使得Cadence显得有点凌乱。这给初学者带来了更多的麻烦。Cadence包含的工具较多，几乎包括了EDA设计的方方面面。本小册子旨在向初学者介绍Cadence的入门知识，所以不可能面面具到，只能根据ASIC设计流程，介绍一些ASIC设计者常用的工具，例如仿真工具Verilog-xl,布局布线工具Preview和SiliconEnsemble,电路图设计工具Composer,电路模拟工具AnalogArtist,版图设计工具VirtuosoLayoutEditor,版图验证工具Dracula，最后介绍一下Skill语言的编程。1.2ASIC设计流程设计流程是规范设计活动的准则，好的设计流程对于产品的成功至关重要。本节将通过与具体的EDA工具（Synopsys和Cadence）相结合，概括出一个实际可行的ASIC设计的设计流程。图1－1是实际设计过程中较常用的一个流程。（接下一页）图1－1ASIC设计流程图这是深亚微米设计中较常用的设计流程。在该设计流程中，高层次综合和底层的布局布线之间没有明显的界线，高层设计时必须考虑底层的物理实现（高层的划分与布局规划）。同时，
正在加载中，请稍后...　　这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程，支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithograph physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、ck buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。
　　Cadence对TSMC参考流程9.0版的支持为40纳米工艺技术提供了高级DFM、功耗、布线与模拟功能。该硅相关型技术包括：
　　1 用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析，使用Cadence SoC Encounter? RTL-to-GDSII 系统，包含RTL Compiler与Encounter Timing System。
　　2 TSMC 认可的布线可印刷性检查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测，并使用Cadence Cadence
Optimizer自动修复。
　　3 使用Cadence CMP Pretor用于电子热点侦测，实现化学机械抛光(Chcal Mechanical Polishing)（厚度）预测。
　　4 层次化的CMP与层次化的dummy metal fill，使用SoC Encounter系统与DFM解决方案。
　　5 使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。
　　6 使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary power domains和层次化的流程进行IP复用。
　　7 使用VoltageStorm? PE和DG Option进行IR、EM和功率分析。
　　8 应用dynamic IR drop reduction进行高级multi-mode, multi-corner clock-tree synthesis。
　　9 使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。
　　10 使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。
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