数字电路的逻辑运算化最小项和如果出现一样的项咋办
袁袁乐iLWx
式子中总共有几个未知数,你就使每一项都有几个未知数呀.比如说:Y=AB+BC+AC化为最小项之和就为:Y=AB(C+C-)+BC(A+A-)+AC(B+B-)=ABC+AB(C-)+ABC+(A-)BC+ABC+A(B-)C=ABC+AB(C-)+(A-)BC+A(B-)C又比如说：Y=AB(C-)+BCD化为最小项之和就为:Y=AB(C-)(D+D-)+BCD(A+A-)=AB(C-)(D-)+AB(C-)D+ABCD+(A-)BCD上面式中的A-表示A非
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扫描下载二维码第1章习题参考答案: 1-6 一个电路含有一个2输入与门（AND2），其每个输入/输出端上都连接了一个反相器；画出该电路的逻辑图，写出其真值表；能否将该电路简化？解：电路图和真值表如下： 由真值表可以看出，该电路与一个2输入或门（OR2）相同。第2章习题参考答案:2.2将下面的八进制数转换成二进制数和十六进制数。(a)
111 100 110 011 (c)
110 101 101 001 F16(d)
101 011 101 011 010 0012=ABAD116(e)
100 011 110.001 16(f) =100 101 011 001 110.111 100 111 12=4ACE.F2C162.3将下面的十六进制数转换为二进制数和八进制数。(a)
112=100438(b) 7E6A16=111 102=771528(c) ABCD16=00 8
(d) C 002=1415208
(e)9E36.7A16=1 .3648
(f)DEAD.BEEF16=10 10
=67482.5将下面的数转换成十进制数。(a)
(d) 67.248=55.3125
(e)=20.8125
(f)F3A516= 62373(g)
(h) AB3D16=43837
(j) 15C.75 2.6 完成下面的数制转换。(a) 125= 1 111 1012
(c) 209= 11 010 0012
(e) 132= 10 000 1002 (f) 2B16
(g) 727= 104025
(h) 57190=DF6616
(j) 65113=FE59162.7 将下面的二进制数相加，指出所有的进位：(a)
S：1001101
C：100100(b)
1011100(c)
2.8利用减法而不是加法重复训练题2.7，指出所有的借位而不是进位：(a) D：011 001
(b) D：111 101
B：1110000
(d) D：1101101
B：2.11写出下面每个十进制数的8位符号－数值，二进制补码，二进制反码表示。(a) +25
2.12指出下面8位二进制补码数相加时是否发生溢出。(a)10 1011=
不存在溢出(b)01 1111=
不存在溢出(c)11 0001=
(d)01 1111=
存在溢出2.33对于5状态的控制器，有多少种不同的3位二进制编码方式？若是7状态或者8状态呢？解：3位二进制编码有8种形式。对于5状态，这是一个8中取5的排列：N=8x7x6x5x4= 6720对于7状态，这是一个8中取7的排列：N=8x7x6x5x4x3x2= 40320 对于8状态，种类数量与7状态时相同。2.34 若每个编码字中至少要含有一个0，对于表2-12的交通灯控制器，有多少种不同的3位二进制编码方式？解：在此条件下，只有7种可用的3位二进制码，从中选取6个进行排列，方式数量为：N=7x6x5x4x3x2=50402.35列出图2-5的机械编码盘中可能会产生不正确位置的所有“坏”边界。解：001/010、011/100、101/110、111/0002.36作为n的函数，在使用n位二进制编码的机械编码盘中有多少个“坏”边界？解：有一半的边界为坏边界：2。 数字逻辑第3章参考解答： 3.11 对图X3.11（a）所示的AOI电路图，采用AND，OR,INV画出对应的逻辑图。解：Z=(A?B+C+D)' n-1 3.12对图X3.11（b）所示的OAI电路图，采用AND，OR,INV画出对应的逻辑图。解：Z=((A+B)?C?D)' 13 画出NOR3 对应的电路图。解：3输入端或非门结构应为：上部3个P管串联，下部3个N管并联，结构如图所示。 3.15画出OR2所对应的电路图。解：在NOR2电路的输出端后面级联一个INV。 3.59
画出图X3.59逻辑图所对应的电路图。解： 3.21 若输出低电平阈值和高电平阈值分别设置为1.5V和3.5V，对图X3.21所示的反相器特性，确定高态与低态的DC噪声容限。解：由图中可以看到，输出3.5V对应的输入为2.4V,输出1.5V对应的输入为2.5V； 所以，高态噪声容限为：3.5-2.5=1 V ;低态噪声容限为：2.4-1.5=0.9 V。 3.26 利用表3-3计算74HC00的p通道和n通道的导通电阻。 解：采用极端值计算（对商用芯片，最低电源电压设为4.75V）表中所列输出电压与电流关系如图所示：根据电流定律，高态输出时可以建立下列方程：?0.35?0.91?4.4?3.84??-0.02?=-4?=
?R?R?R?Rnn?p?p??联立求解可得：Rp=0.151kΩ=151Ω 低态输出时可以建立下列方程：?0.1?0.33?4.65?4.42????
--0.02=4?R?R?R?=Rpp?n?n??联立求解可得：Rn=0.060kΩ=60Ω 3.27 对于表3-3所列的74HC00，若设VOLmax=0.33V,VOHmin=3.84V,Vcc=5V,对于下列电阻负载，确定该系列的商用器件是否能够驱动（任何情况下输出电流不能超出IOLmax和IOHmax）. 解：根据表3-3，对于选定的输出电压，最大输出电流限制为4mA.c)820Ω接地：考虑高态输出，等效电路如下： I=3.84/0.82=4.683 & 4mA
不能驱动。e) 1kΩ接Vcc：考虑低态输出，等效电路如下： I=（5-0.33）/1=4.67 & 4mA
不能驱动。f) 1.2kΩ接Vcc, 820Ω接地：需要分别考虑低态输出和高态输出。低态输出等效电路如下： I=（2.03-0.33）/0.487 = 3.49 & 4mA
可以驱动。高态输出等效电路如下： I=（3.84-2.03）/0.487 = 3.72 & 4mA
可以驱动。答：CMOS的电源消耗主要是动态消耗，其关系为PD=CV2f；由该关系可以得出电源增加将导致更大的功率消耗。 3.68
分析图3-37所示反相器的下降时间，设RL=900Ω，VL=2V。
解：该电路图可以等效为下列带开关的一阶电路图。当输出从高态转为低态时，可以等效为开关K从位置1转到位置2。 按照一阶电路三要素法的分析方法，对于电容上的电压分析如下：
初态：VH=4.45V
终态：VL=0.2V换路后的等效电阻：R=90Ω电路时间常数： τ=RC=9ns输出电压随时间变化关系为：VOUT=VL+(VH-VL)e-t/τ由上式可以得出从3.5V到1.5V 的下降时间为：Δt=τln3.5-VL≈9.1ns 1.5-VL 3.69
分析图3-37所示反相器的上升时间，设RL=900Ω，VL=2V。 解：与上题类似进行分析，当输出从低态转为高态时，可以等效为开关K从位置12到位置1。按照一阶电路三要素法的分析方法，对于电容上的电压分析如下：
初态：VL=0.2V
终态：VH=4.45V换路后的等效电阻：R=164Ω电路时间常数： τ=RC=16.4ns输出电压随时间变化关系为：VOUT=VL+(VH-VL)(1-e-t/τ)由上式可以得出从1.5V到3.5V 的上升时间为：Δt=τlnVH-1.5≈19ns VH-3.5 数字逻辑第四章参考解答： 4-5 根据Demorgan定理，X+Y?Z的补为X'?Y'+Z'。但这两个函数在XYZ=110时都等于1。对于一个给定的输入组合，一个函数和其补函数怎么能都等于1呢？出了什么错误？答：在利用定理时，没有考虑到运算先后顺序，正确的补函数应该为：
(X+Y?Z)'=X'?(Y?Z)'=X'(Y'+Z')=X'?Y'+X'?Z' 4.7请写出下面各个逻辑函数的真值表.a) F=X'?Y+X'?Y'?Z可先简化为：F=X'?(Y+Y'Z)=X'(Y+Z) c) F=W+X’·(Y’+Z)=W+X’·Y’+X’·Z W 0 0 0 0 0 0 0 0h) F=(((A+B)’+C’)’+D)’=A’·B’ ·D’+C’·D’ A 0 0B 0 0C 0 0D 0 1F 1 0 A 1 1B 0 0C 0 0D 0 1F 1 0X 0 0 0 0 1 1 1 1Y 0 0 1 1 0 0 1 1Z 0 1 0 1 0 1 0 1F 1 1 0 1 0 0 0 0 W 1 1 1 1 1 1 1 1X 0 0 0 0 1 1 1 1Y 0 0 1 1 0 0 1 1Z 0 1 0 1 0 1 0 1F 1 1 1 1 1 1 1 10 0 0 0 0 00 0 1 1 1 11 1 0 0 1 10 1 0 1 0 11 0 1 0 0 0 1 1 1 1 1 10 0 1 1 1 11 1 0 0 1 10 1 0 1 0 10 0 1 0 0 04.25
证明OR(n)可以采用(n-1)个OR(2)实现；NOR也能这样吗？证明你的结论。 解：根据逻辑定理：(x1+x2+x3+x4+x5+...)=((((x1+x2)+x3)+x4)+x5)+...第1次运算实现2个变量的OR，第2次运算实现3个变量的OR，第(n-1)次运算就可以实现n个变量的OR。NOR不能这样做：以3个变量为例：利用DeMorgan’s定理((x1+x2)'+x3)'=(x1'?x2'+x3)'≠(x1+x2+x3)'所以不能采用这种方式替换。4.36
对于XNOR，写出真值表，积之和表达式以及对应的与或结构逻辑图。解：真值表
逻辑式：F=A?B+A'?B'
逻辑图： 4.38
采用题设条件如何得到反相器（题略）。
答：只能利用XNOR实现，在逻辑表达式F=A?B+A'?B'中，令B或A等于0（将该输入端接地），即可实现反相器功能。4.9请写出下面各个逻辑函数的标准和与标准积. a)
F=∑X,Y(1,2)=∏X,Y(0,3)标准和：F=X?Y'+X'?Y标准积：F=(X+Y)?(X'+Y')b)
F=∏A,B(0,1,2)=∑A,B(3)标准和：F=A?B标准积：F=(A+B)?(A+B')?(A'+B)c)
F=∑A,B,C(1,2,4,6)=∏A,B,C(0,3,5,7)标准和：F=A'?B'?C+A'?B?C'+A?B'?C'+A?B?C'
标准积：F=(A+B+C)?(A+B'+C')?(A'+B+C')?(A'+B'+C') d)
F=∏W,X,Y(0,2,3,6,7)=∑W,X,Y(1,4,5)标准和：F=W'?X'?Y+W?X'?Y'+W?X'?Y标准积：F=(W+X+Y)?(W+X'+Y)?(W+X'+Y')?(W'+X'+Y)?(W'+X'+Y') e)
F=X'+Y?Z=∑X,Y,Z(0,1,2,3,7)=∏X,Y,Z(4,5,6)标准和：F=X'?Y'?Z'+X'?Y'?Z+X'?Y?Z'+X'?Y?Z+X?Y?Z
标准积：F=(X'+Y+Z)?(X'+Y+Z')?(X'+Y'+Z)f)
F=V+(W?X')'=V+W'+X=∏V,W,X(2)=∑V,W,X(0,1,3,4,5,6,7)标准和：F=V'?W'?X'+V'?W'?X+V'?W?X+V?W'?X'+V?W'?X+V?W?X'+V?W?X
标准积：F=V+W'+X 4.11
若“1”不是质数，重新写出4位质数检测器的最小项列表，规范和以及对应的逻辑图。解：F=∑N3,N2,N1,N0(2,3,5,7,11,13)F=N3'?N2'?N1?N0'+N3'?N2'?N1?N0+N3'?N2?N1'?N0+N3'?N2?N1?N0+N3?N2'?N1?N0+N3?N2?N1'?N0 4.39
NAND（2）是否为完全集合？请证明。证：由于AND（2），OR（2）和INV构成完全集合，只要NAND（2）能够形成这三种逻辑，则为完全集合。实现方式如下：1 将NAND（2）的输入端并接，可以得到INV；2 将NAND（2）后接INV，可以得到AND（2）；3 将NAND（2）输入端各接1个INV，可以得到OR（2）；所以，NAND（2）为完全集合。 4.41
XNOR是否构成完全集合？请证明。解：采用上题方法证明：1 将XNOR的一个输入接0，可以实现INV；2 由于XNOR无法通过连接来保留一个乘积项而消除另一个乘积项，因此无法实现2输入的AND和OR。所以，XNOR不能构成完全集合。 4.50
设反相门的延迟时间为5ns，非反相门的延迟时间为8ns，比较图4-24a,c,d的速度。解：
d: 10ns 4.14
利用卡诺图化简下列逻辑函数，得出最小积之和表达式，并在图中指出奇异“1”单元。解：a)
F=∑X,Y,Z(1,3,5,6,7)
F=∑W,X,Y,Z(1,4,5,6,7,9,14,15)
F=W'?X+X?Y+X'?Y'?Z c)
F=∏W,X,Y(1,4,5,6,7)
F=W'?X+W'?Y' d)
F=∑W,X,Y,Z(0,1,6,7,8,9,14,15)
F=X?Y+X'?Y' e)
F=∏A,B,C,D(4,5,6,13,15)
F=B'+A?D'+A'?C?D f)
F=∑A,B,C,D(4,5,6,11,13,14,15)F=A'?B?C'+A?B?D+A?C?D+B?C?D' 4.16
设“1”不是质数，重做图4-31的质数检测器。解：卡诺图如下及其化简如下 最简积之和表达式为：F=N2?N1'?N0+N2'?N1?N0+N3'?N2'?N1+N3'?N2?N0 逻辑图如下 4.58
利用卡诺图将下列函数化简为最小积之和形式。 解：先将所给函数填入卡诺图，再利用卡诺图进行化简 a)
F=X'?Z+X?Y+X?Y'?Z F=Z+X?Y b)
F=A'?C'?D+B'?C?D+A?C'?D+B?C?D F=D c)
F=W'?X?Z'+W?X?Y?Z+W'?Z F=W'?X+X?Y?Z+W'?Zd)
F=(W+Z')?(W'+Y'+Z')?(X+Y'+Z) F=Y?Z+X?Z'+W?Y' e)
F=A'?B'?C'?D'+A'?C'?D+B?C'?D'+A?B?D+A?B'?C' F=C'+A?B?D 4.18
利用卡诺图化简下列逻辑函数，得出最小积之和表达式，并在图中指出奇异“1”单元。a)
F=∑W,X,Y,Z(0,1,3,5,14)+d(8,15) F=W'?X'?Y'+W'?X'?Z+W'?Y'?Z+W?X?Yb)
F=∑W,X,Y,Z(0,1,2,8,11)+d(3,9,15) F=W'?X'+X'?Y'+X'?Z c)
F=∑A,B,C,D(4,6,7,9,13)+d(12) F=A'?B?D'+A'?B?C+A?C'?Dd)
F=∑A,B,C,D(1,5,12,13,14,15)+d(7,9) F=A?B+C'?D e)
F=∑W,X,Y,Z(4,5,9,13,15)+d(0,1,7,11,12) F=X?Y'+W?Z 4.19
对下列逻辑表达式，找出对应2级AND-OR或OR-AND的所有静态冒险。设计无冒险的电路实现同样的逻辑。解：先利用表达式写出对应的卡诺图（保存各项对应的圈），找出静态冒险发生的变量组合条件，再针对这些条件进行设计。 a)
F=W?X+W'?Y' 静态1冒险：X?Y'=1无冒险设计：F=W?X+W'?Y'+X?Y'c)
F=W?Y+W'?Z'+X?Y'?Z 静态1冒险：W'?X?Y'=1W?X?Z=1X?Y?Z'=1X'?Y?Z'=1 无冒险设计：F=W?X+W'?Y'+X?Y'+W'?X?Y'+W?X?Z+Y?Z'e)
F=(W'+X+Y')?(X'+Z') 静态0冒险：W'+Y'+Z'=0无冒险设计： F=(W'+X+Y')?(X'+Z')?(W'+Y'+Z')g)
F=(W+Y+Z')?(W+X'+Y+Z)?(X'+Y')?(X+Z) 静态0冒险：W+Y+Z=0
W+Y=0无冒险设计： F=(W+Y)?(W+X')?(Y'+Z)?(X'+Y')?(X+Z)4.47
满足关系F=FD的函数称为自对偶函数。判断下列函数是否自对偶函数。解：分别写出该函数及其对偶函数的卡诺图进行对比b)
F=∑X,Y,Z(1,2,5,7)=X'?Y'?Z+X'?Y?Z'+X?Y'?Z+X?Y?ZFD=(X'+Y'+Z)?(X'+Y+Z')?(X+Y'+Z)?(X+Y+Z) 2个卡诺图不同，不是自对偶函数。 c)
F=X'?Y?Z'+X?Y'?Z'+X?YFD=(X'+Y+Z')?(X+Y'+Z')?(X+Y) 2个卡诺图相同，是对偶函数。 4.56
对于多输出函数F=∑X,Y,Z(0,1,2)，G=∑X,Y,Z(1,4,6)，H=∑X,Y,Z(0,1,2,4,6)，写出最小积之和表达式。解：利用卡诺图进行分析 F=X'?Y'?Z+X'?Z'
G=X'?Y'?Z+X?Z'
H=X'?Y'?Z+X'?Z'+X?Z'第6章习题参考解答 6-3
画出74x27三输入或非门的德摩根等效符号。解：图形如下 6-10
在图X6.9电路中采用74AHCT00替换74LS00，利用表6-2的信息，确定从输入端到输出端的最大时间延迟。 解：该图中从输入到输出需要经过6个NAND2； 每个NAND2（74AHCT00）的最大时间延迟为9 ns； 所以从输入端到输出端的最大时间延迟为：54 ns。6-31
BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。”写出真值表并找出BUT门输出的最小“积之和”表达式。画出用反相门电路实现该表达式的逻辑图，假设只有未取反的输入可用。你可以从74x00、04、10、20、30组件中选用门电路。 解：真值表如下 A1 B1 A2 B2 Y1 Y2 0 0 0 00 0 0 00 0 1 10 1 0 10 0 0 00 0 0 1 A1 B1 A2 B2 Y1 Y2 1 1 1 10 0 0 00 0 1 10 1 0 10 0 0 00 0 0 10 0 0 01 1 1 10 0 1 10 1 0 10 0 0 00 0 0 1 1 1 1 11 1 1 10 0 1 10 1 0 111 1 00 0 0 0利用卡诺图进行化简，可以得到最小积之和表达式为Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y2采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 实现的逻辑图如下： 6-32
做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管数目最少，写出输出表达式并画出逻辑图。解：CMOS反相门的晶体管用量为基本单元输入端数量的2倍；对6-31的函数式进行变换：Y1=A1?B1?A2'+A1?B1?B2'=(A1?B1)?(A2'+B2')=(A1?B1)?(A2?B2)' Y2=A2?B2?A1'+A2?B2?B1'=(A2?B2)?(A1'+B1')=(A2?B2)?(A1?B1)' 利用圈-圈逻辑设计，可以得到下列结构：Y1=((A1?B1)'+(A2?B2)'')'
Y2=((A2?B2)'+(A1?B1)'')' 6-20
采用一片74x138或74x139二进制译码器和NAND门，实现下列单输出或多数出逻辑函数。解：a)
F=∑X,Y,Z(2,4,7) 此结构晶体管用量为20只 （原设计中晶体管用量为40只） b) F=∏A,B,C(3,4,5,6,7)=∑A,B,C(0,1,2) c) F=∑A,B,C,d(0,2,10,12)=D'?∑A,B,C(0,1,5,6) d)
F=∑W,X,Y,Z(2,3,4,5,8,10,12,14)=∑W,Z(2)+W'?∑X,Y(1,2) e)
F=∑W,X,Y(0,2,4,5)
G=∑W,X,Y(1,2,3,6) f) F=∑A,B,C(2,6)=C'?∑A,B(1,3)
G=∑=C,D,E(0,2,3)=C'?∑D,E(0,2,3) 6-38
假设要求设计一种新的组件：优化的十进制译码器，它只有十进制输入组合。与取消6个输出的4-16译码器相比，怎样使这样的译码器价格降至最低？写出价格最低译码器的全部10个输出的逻辑等式。假设输入和输出高电平有效且没有使能输入。解：设输入为:A，B，C，D，将6个输入组合作为无关项以化简其余输出的乘积项，输出函数卡诺图如下： 利用无关项进行最小成本设计，可以得到下列输出函数：
Y0=A'?B'?C'?D'
Y1=A'?B'?C'?D
Y2=B'?C?D'
Y4=B?C'?D'
Y9=A?D与4-16译码器的前10个输出的实现相比，减少了10个与门输入端，减少了20只晶体管的用量。 6-43
采用一片SSI器件（4 x Nand2）和一片74x138，实现下列4个逻辑函数。解：F1=X'?Y'?Z'+X?Y?Z=∑X,Y,Z(0,7)
F2=X'?Y'?Z+X?Y?Z'=∑X,Y,Z(1,6)
F3=X'?Y?Z'+X?Y'?Z=∑X,Y,Z(2,5)
F4=X?Y'?Z'+X'?Y?Z=∑X,Y,Z(3,4)
图X6.21电路有什么可怕的错误？提出消除这个错误的方法。 解：该电路中74x139两个2-4译码器同时使能，会导致2个3态门同时导通，导致输出逻辑电平冲突。为解决这一问题，可将使能端分开，进行反相连接，各自使能，即可消除该错误。 6-63设计适合于24引脚IC封装的3输入，5位多路复用器，写出真值表并画出逻辑图和逻辑符号。解：设数据输入A(4..0),B(4..0),C(4..0),数据输出Y（4..0） 选择端S1,S0则 Y=S1·S0·A+S1·S0’·B+S1’·S0·C真值表：
S1 S0 Y 11 0 1 0 1 d C B A其中Y,A,B,C均为5位总线，S1，S2为单线，加上电源和接地，可以采用24引脚IC封装。逻辑图和逻辑符号如下： 6-68
对于图X6.68所示CMOS电路实现的逻辑功能，写出真值表并画出逻辑图（电路包含3.7.1节介绍的传输门）。解： S A B Z0 0 0 00 0 1 00 1 0 10 1 1 1
S A BZ 1 0 0 0 1 0 1 1 1 1 0 0 1 1 1 1Z=AS’
Z=SBZ=AS’+BS为2选1多路器逻辑图为： 6-24
采用奇数块XNOR门，用图6-70（a）的形式构成某种校验电路，该电路实现什么功能？解：XNOR为XOR增加一个反相圈构成；对于偶数块的连接，利用圈到圈设计可以看到，功能与XOR的连接相同（如下图所示）；所以，对于奇数块连接时，输出与对应XOR连接电路正好相反，即得到偶校验电路。 6-96
采用3块74x682和必要的门电路设计一个24位比较器，将2个24位的无符号数P和Q进行比较，产生2位输出表达P=Q和P&Q。
解：利用3块74x682（8位数值比较器）分别进行高中低3个8位段的比较；将各段的PEQQ_L进行NAND运算，可以得到PEQQ（P=Q）； PEQQ=PEQQ1+PEQQ2+PEQQ3=(PEQQ1'+PEQQ2'+PEQQ3')'利用下式可以得到PGTQ（P&Q）：PGTQ=PGTQ1+PEQQ1?PGTQ2+PEQQ1?PEQQ2?PGTQ3 =(PGTQ1'?(PEQQ1'+PGTQ2')?(PEQQ1'+PEQQ2'+PGTQ3'))'电路连接图如下所示： 6-97
设计一个3位相等检测器，该器件具有6个输入端：SLOT[2..0]和GRANT[2..0]，一个低电平有效的输出端MATCH_L。利用表6-2，6-3提供的SSI和MSI器件，设计出最短时间延迟的器件。解：采用表6-3的74FCT682，延迟时间为11 ns。器件连接图如下：
画出图7-5中所示的S-R锁存器的输出波形，其输入波形如图X7-4所示。假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns）解： 7.5
用图X7-5中的输入波形重作练习题7-2。结果可能难以置信，但是这个特性在转移时间比传输时间延迟短的真实器件中确实会发生。解： 7.41
将图X7-41中的电路与图7-12中的锁存器进行比较。请证明这两个电路的功能是一致的。图X7-41中的电路常用于某些商用D锁存器中，在什么条件下该电路性能更好？解：当C=0时，输入端2个与非门都关断，功能相同。当C=1时，输入端2个与非门等同于反相器，功能也相同。 从传输延迟和电路代价比较：图X7-41的优点为节省一个反相器，电路代价较小，电路建立时间少一个反相器延迟，所需建立时间较短。缺点为下端输入的传输延迟较长（与非门比反相器长）。 7.6
图7-34表示出了怎样用D触发器和组合逻辑来构造带有使能端的T触发器。请表示出如何用带有使能端的T触发器和组合逻辑来构造D触发器。解：先写出对应的特性表，再建立相应组合逻辑的卡诺图，最后写出激励组合逻辑的最小和表达： T=D'?Q+D?Q' 7.7
请示出如何使用带有使能端的T触发器和组合逻辑来构造J-K触发器。解：先写出对应的特性表，再建立相应组合逻辑的卡诺图，最后写出激励组合逻辑的最小和表达： T=J?Q'+K?Q 7.12 分析图X7-9中的时钟同步状态机。写出激励方程，激励/转移表，以及状态/输出表 (状态Q1Q2=00~11使用状态名A~D)。解：激励方程D1=Q1’+Q2
D2=XQ2’输出方程Z=Q1+Q2’激励/转移表：现态和输入为变量，激励为函数，根据D触发器特性方程，激励/转移表可表达： 采用题中要求的状态命名，状态/输出表为（本题为moore输出）：
7.18分析图X7-18中的时钟同步状态机，写出激励方程，激励/转移表，以及状态表(状态Q2Q1Q0=000~111使用状态名A~H)。 解：激励方程 ：D2=Q1
D0=Q2'?Q1+Q2'?Q0'+Q2?Q1'?Q0激励/转移表为： 采用题中要求的状态命名，状态表为： 7.20 分析图X7-20中的时钟同步状态机。写出激励方程，激励/转移表，以及状态/输出表(状态Q1Q2=00~11使用状态名A~D)。 解：激励方程为 T1=Y
T2=X'?Y?Q1输出方程为 Z=X'?Q2'激励表为： 考虑到T触发器的特性方程为：Q*=T?Q'+T'?Q 将激励方程代入，可以得到转移方程为： Q1*=Y?Q1'+Y'?Q1Q2*=X'?Y?Q1?Q2'+(X+Y'+Q1')?Q2 转移表为： 采用题中要求的状态命名，状态/输出表为： 7.44 画出一个具有2个输入INT和X以及1个Moore型输出Z的时钟同步状态机的状态图。只要INT有效，Z就一直为0。一旦INT信号无效，Z为0且应保持到X在连续4个时钟触发沿上为，然后Z的值才变为1，并且保持到INT信号再次有效为止。要求画出整齐的状态平面图（即不要有交叉线）（提示：要求状态数不超过10）。解：
用D触发器设计一个时钟同步状态机，它的状态/输出表如图X7-46所示。使用2个状态变量（Q1和Q2），状态赋值为A=00，B=01，C=11，D=10。解：根据状态赋值，可以得到转移表如下： 转移方程：Q1*=XQ2’+X’Q1Q2’Q2*=X’+Q1’Q2+Q1Q2’
Z=Q1Q2逻辑电路图：(略) 7.54 重新设计表7-12中的组合锁，按照Gray码的顺序对编码状态进行赋值（A~H=000，001，011，010，110，111，101，100）。将这里得到的“与-或”形式的激励方程的成本，与课本中推得的方程进行比较。解：按现在的赋值方式修改表7-12，结果为： 对应的转移输出表为： 写出最小的激励方程和输出方程，并将激励方程与教材对比（比较输入端数量和晶体管用量，采用NAND-NAND结构）：D1=Q1Q2’Q3+XQ1Q2+X’Q1’Q2Q3’ 成本相同D2=XQ1’Q3+X’Q1Q2’Q3+X’Q1’Q2Q3’+XQ1Q2Q3’
从8个输入端增加到19个输入端，增加22只晶体管； D3=Q1Q2+X’Q2’Q3’+X’Q1’Q3+Q1’Q2’Q3从19个输入端减少到15个输入端，减少8只晶体管； 可以看到，本设计激励方程的成本较大：需要多使用14只晶体管。 7.55
寻找一种3位的状态赋值方式，对表7-12的组合锁进行重新设计，要求激励方程的成本低于教材例子。（提示：注意在输入序列中，输入1-3与输入4-6相同。）解：将状态1-3的赋值与状态4-6的赋值采用最高位区分，低2位采用相同的GRAY码赋值方式，状态7-8的赋值采用尽量减少变量变化的原则进行，得到的赋值方式为：（A-H：000，001，011，100，101，111，110，010）按现在的赋值方式修改表7-12，结果为： 对应的转移输出表为： 写出最小的激励方程，并将激励方程与教材对比（比较输入端数量和晶体管用量，采用NAND-NAND结构）：D1=XQ2Q3+XQ1Q2+X’Q1Q3’ 减少1个与门输入端（减少2只晶体管）；D2=XQ1Q2+XQ2’Q3
成本相同；D3=Q1’+Q2’Q3
减少12个与门输入和3个或门输入端（减少30只晶体管）；可以看到，本设计激励方程的成本较小：可以减少32 只晶体管。7-49
使用U1,U2和U3表达原始状态表中未使用的3个状态（001，010，011），针对566页中给出的最小成本的激励方程，做出完整的8个状态的状态表和状态图。解：利用最小成本的方程写出转移/输出表如下：利用本题的状态赋值关系，可以得到完整的状态表如下： 完整的状态图如下：
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