verilog题目,请设计一个测试文件,产生一个关于周期问题的题为2微秒,占空比为3:1的时钟信号

承接本系列上文整理一些简单嘚根据时序图编写Verilog代码的实例,帮助新手学习老手巩固。每次更新两题根据难度会挑选一些进行讲解。

这个题的思路挺像02和03(或者04)結合


每次触发后都是第一个波形三个高电平

佛系更新个可以验证的模块代码,使用的是modelsim

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