怎么让每行缩短距离orcad自己画的元件管脚缩短?或者零件整体缩小?

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在用orCAD Capture CIS 画原理图的时候 怎么画管脚佷多的元器件比如xilinx公司的Virtex UltraScale 系列的FPGA BGA封装的,有800个管脚在画原理图的时候不可能一个一个得去画吧,有什么简便的方法望有这方面经验嘚告知一下,感谢

LP Wizard封装生成器可以帮助cadence快速生成封装,具体操作和教程在网络都有楼主可以自行学习。



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