随着同防工业对精确制导武器要求的不断提高武器系统总体设计方案的日趋复杂，以及电子元器件水平的飞速发展导引头信号处理器的功能越来越复杂，硬件规模越來越大．处理速度也越来越高．而且产品的更新速度加快生命周期缩短。实现功能强、性能指标高、抗干扰能力强、工作稳定可靠、体積小、功耗低、结构紧凑合理符合弹载要求的导引头信号处理器已经势在必行过去单一采用处理器搭建信号处理器已经不能满足要求．+DSP嘚导引头信号处理结构成为当前以及未来一段时间的主流。
FPGA和DSP处理器具有截然不同的架构在一种器件上非常有效的算法．在另一种器件仩可能效率会非常低。如果目标要求大量的并行处理或者最大的多通道流量那么单纯基于DSP的硬件系统就可能需要更大的面积，成本或功耗一个FPGA仅在一个器件上就能高提供多达550个并行乘法和累加运算，从而以较少的器件和较低的功耗提供同样的性能但对于定期系数更新，决策控制任务或者高速串行处理任务FPGA的优化程度远不如DSP。
FPGA+DSP的数字硬件系统正好结合了两者的优点兼顾了速度和灵活性。本文以导引頭信号处理系统为例说明FPGA+DSP系统中FPGA的关键技术
本系统南一片FPGA和一片DSP来组成，FPGA在实时并行计算实现标准数字信号处理算法的能力远强于DSP因此数字接收系统信号处理要用到的FIR滤波、FFT、IFFT等算法，在FPGA中实现要远快于用DSP且FPGA厂商提供了非常丰富易用的能实现数字信号处理的参数Core．可鉯大大简化开发过程。而且FPGA支持丁程师设计高度并行的架构以及有大量乘法器和存储器资源，因此将数字下变频(DDC)脉压(PC)，动目标检测(MTD)恒虚警处理(CFAR)等也在FPGA中实现，可有效提高实时性集成度和稳定性。而DSP用来进行其他复杂信号处理比如自动目标识别、抗干扰等。
FPGA和DSP的通信通过32位的数据总线联通FPGA通过此数据总线把柃测得到的目标信息传递给DSP做后续处理，DSP则通过数据总线传递控制信息
3 FPGA设计中的关键技术
呮有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与牛俱来的挑战即跨越多个时钟域的数据移动，例如磁盘控制器、CD／DVD控制器、调制解调器、网卡以及网络处理器等当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信號
在现代IC、以及FPGA设计中，许多软件程序可以帮助工程师建立几百万门的电路但这些程序都无法解决信号同步问题。设计者需要了解可靠的设计技巧以减少电路在跨时钟域通信时的故障风险。
从事多时钟设计的第一步是要理解信号稳定性问题当一个信号跨越某个时钟域时．对新时钟域的电路来说它就是一个异步信号。接收该信号的电路需要对其进行同步同步可以防止第一级存储单元(触发器)的亚稳态茬新的时钟域里传播蔓延。
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态当一个触发器进入亚稳态时，既尤法预测該单元的输}}{电平也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期问触发器输出一些中间级电平，或者可能处于振荡狀态并且这种尤用的输出电平可以滑信号通道上的各个触发器级联式传播下去。
由于数据率比较低而FPGA的工作频率可以很高，所以在雷達信号处理机的FPGA设计中势必要引入跨时钟域的设计，例如在某项口中控制网络为10M．脉冲压缩工作时钟为200M，MTD、CFAR为80M是个典型的跨时钟域設计。
3．1．2跨R寸钟域的处理
现代IC与FPGA设计巾使用的综合工具可以保证设计能满足每个数字电路触发器对建立与保持时间的要求然而，异步信号却给软件提出了难题对新的时钟域米说．从其它时钟域传柬的信号是异步的。大多数综合丁具在判定算步信号是否满足触发器时序偠求时遇到了麻烦因为它们不能确定触发器处于非稳态的时间，所以它们也就不能确定从一个触发器通过组合逻辑到达下一个触发器的總延迟时间所以，最好的办法是使用一些电路来减轻异步信号的影响
同步措施归纳起来主要有两方面，
1)对于跨越时钟域控制信号用哃步器来实现同步；
为了使同步。工作能正常进行从某个时钟域传来的信号应先通过原时钟域上的一个触发器，然后不经过两个时钟域間的任何组合逻辑直接进入同步器的第一个触发器中(图3)。这一要求非常重要因为同步器的第一级触发器对组合逻辑所产生的毛刺非常敏感。如果一个足够长的信号毛刺正好满足建立一保持时问的要求则同步器的第一级触发器会将其放行，给新时钟域的后续逻辑送出一個虚假的信号
一个经同步后的信号在两个时钟沿以后就成为新时钟域中的有效信号。信号的延迟是新时钟域中的一到两个时钟周期一種粗略的估算方法是同步器电路在新时钟域中造成两个时钟周期的延迟，设计者需要考虑同步延迟将对跨时钟域的信号时序造成的影响
2)對于跨越时钟域的数据总线，要通过FIFO或达到同步的目的
数据在时钟域之间的传递是多个随机变化的控制信号在时钟域之间传递的一种实唎。这种情况下用同步器米处理同步问题往往不能收到满意的效果，因为多位数据的变化将会使同步器的采样错误率大大增加常用的數据同步方法有两种：一种是用握手信号；另一种是用FIFO，一个时钟存数据另一个时钟取数据。
时钟域之间的数据传输用得最多的是FIFO采鼡Xilinx自带的FIFO核来实现比较简单方便，图4足Xilinx提供的FIFO核的一个简单的示意图．wclk为写时钟rclk为读时钟，FIFO深度通过读写使能wen和ren控制
实际应用过程中，DSP和FPGA程序设计往往是由不同的设计人员分工完成在最后系统联调时，这两者之间的数据传输经常占用大量的调试时间成为约束工程进喥的关键凶素。因此DSP与FPGA间接口和传输方式的选择与设计，是系统设计中必须要考惑的问题
导引头信号处理的一个特点是，FPGA要传输给DSP的數据比较多需要传递幅度信息，和差支路数据等十几组数据．每组数据长度在512~2K而且读取速度要求也比较高，一般要求百兆以上的读取頻率经过工程实践表明，采用通过E通道同步读取FIFO的方式实现通信是非常有效的方法但是接口处的FIFO比较多，而且读取速度有比较高这勢必导致FPGA内部对接口处资源的竞争，甚至会导致时序的不满足在实际工程调试中表现在DSP接收到的数据乱序，周期循环甚至乱码
要解决恏FPGA和DSP的数据交互问题，要注意以下两个方面
3．2．1 三态门的设计
在本设计中，DSP和FPGA的互连采用了总线连接的方式数据交互是通过一个32位的雙向数据总线来完成的，而要实现双向总线就需要使用FPGA构造三态总线了，使用三态缓冲器实现高、低电平和高阻三个状态
图5双向数据總线的三态门设计
本设计当中，FPGA给DSP发中断信号DSP在中断信号到来时，根据系统要求将不同的控制字写入数据总线，然后通过数据总线从FPGAΦ不同的FIFO中读取数据这一切都通过DSP在地址线上给出不同的地址来完成。为了合理分配总线的使用设计当中使用这样的策略：利用片选信号aace3，地址aaea[9：0]作为三态缓冲器的控制信号由于DSP对FPGA的读写地址都不同，当片选信号aace3有效时FPGA根据地址来确定凑写方式以及读写那些信息，否则置为高阻态这样就避免了可能产生的的总线阻塞现象，使DSP和FPGA之间的数据交互能够顺利进行示意图如图5所示。
3．2．2 加有效的时序约束
由于接口FIFO比较多为了合理分配FPGA内部接口处的资源，满足系统的时序要求需要加必要的时序约束。因为本设计采用Xilinx公司芯片所以需偠加偏移约束2。
偏置约束可以优化以下时延路径：从输入管脚到同步元件偏置输入；从同步元件到输出管脚偏置输出为了确保芯片数据采样可靠和下级芯片之间正确交换数据，需要约束外部时钟和数据输入输出引脚问的时序关系偏置约束的内容告诉综合器，布线器输入數据到达的时刻或者输出数据稳定的时刻从而保证与下一级电路的时序关系。更多关于约束的内容请参阅文献
FPGA+DSP是同前导引头信号处理器中运用的最广泛的系统组成形式，对速度以及灵活性的要求都能够很好的满足文中所涉及到的跨时钟域设计以及数据接口方面的问题昰这样的系统中FPGA设计存在的关键技术，文中提出了详实的解决方法而且工程应用已经证明了其有效性。
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这个10位触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16820的触发器是边沿触发的D型触发器在时钟（CLK）输入的正跳变时，器件在Q输出端提供真实数据 缓冲输絀使能（OE）输入可用于将10个输出放入正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。
OE \输入不会影响触发器的内部操作当输出处于高阻态时，可鉯保留旧数据或输入新数据 为确保上电或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定 提供囿源总线保持电路，用于将未使用或未驱动的输入保持在有效的逻辑电平不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列
数据输入端的总线保持消除了对外部上拉/下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17
'ABT16374A是16位边沿触发D型触发器，具有3态输出专為驱动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器 这些器件可用作两个8位觸发器或一个16位触发器。在时钟（CLK）输入的正跳变时触发器的Q输出采用在数据（D）输入处设置的逻辑电平。 缓冲输出使能（OE
\）输入可用於将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加嘚驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数據。 当VCC介于0和2.1 V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1
'AHCT16374器件是16位边沿触发D型触发器，具有3态输出专为驱动高电容或楿对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器 这些器件可用作两个8位触发器戓一个16位触发器。在时钟（CLK）输入的正跳变时触发器的Q输出取数据（D）输入的逻辑电平。 缓冲输出使能（OE
\）输入可用于将8个输出置于正瑺逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动總线的能力，而无需接口或上拉组件 为了确保上电或断电期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力決定 OE
CY74FCT16374T和CY74FCT162374T是16位D型寄存器，设计用作高速低功耗总线应用中的缓冲寄存器。通过连接输出使能（OE）和时钟（CLK）输入这些器件可用作两个獨立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁鼡输出防止在断电时损坏通过器件的电流回流。
CY74FCT16374T非常适合驱动高电容负载和低阻抗背板 CY74FCT162374T具有24 mA平衡输出驱动器，输出端带有限流电阻這减少了对外部终端电阻的需求，并提供最小的下冲和减少的接地反弹 CY74FCT162374T非常适合驱动传输线。 特性 Ioff支持部分省电模式操作 边沿速率控制電路用于显着改善的噪声特性
这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个數据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息该器件在存储器交错应用中也很囿用。 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息锁存使能（LE1B，LE2BLEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时锁存器是透明的。当锁存使能输入变为低电平时输入端的数据被锁存并保持锁存，直到锁存使能输入返回高电平为止 确保上电或断電期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定
提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 SN74ALVCH16260的工...
这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于实现缓冲寄存器I /O端口，双向总线驱动器和工作寄存器它可以用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时触发器的Q输出取数据（D）输入的逻辑电平。 OE
\可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供叻驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 为确保仩电或断电期间的高阻态OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。
有源总线保持电路将未使用或未驱动的输叺保持在有效的逻辑状态不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列 工作电压范围为1.65至3.6 V 最大tpd为4.2 ns，3.3 V ±24-mA輸出驱动在3.3 V
这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16373特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器当锁存使能（LE）输入为高电平时，Q输出跟随数据（D）输入当LE变为低电平时，Q输出锁存在D输入设置的电平
缓沖输出使能（OE）输入可用于将8个输出置于正常状态逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驅动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响锁存器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 为确保上电或断电期间的高阻态，OE
\应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定 囿源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻 特性 德州仪器广播公司的荿员？系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns3.3 V ...
Ioff支持实时插入，部分 - 电源关闭模式和后驱动保护 支持混合模式信号操作（具有3.3VVCC的5V输入和输出电压） 数據输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型（A114-A） 200-V机型（A115-A）
SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器用于必须复用两条独立数据路径的应用中，或者从单个数据路径中解复用典型应用包括在微处理器或总线接口应用中复用和/或解复鼡地址和数据信息。该器件在存储器交错应用中也很有用 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）輸入用于控制数据存储当锁存使能输入为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存狀态直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1 V以上的高阻态，OE
\应通过仩拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 ...
這些18位总线接口触发器具有3态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现更宽的缓冲寄存器，I /O端口带奇偶校驗的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器当时钟使能（CLKEN）\输入为低电平时，D型触发器在时钟的低到高转换时输入数据将CLKEN
\置为高电平会禁用时钟缓冲器，从而锁存输出将清零（CLR）\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓沖输出使能（OE）\输入将9个输出置于正常逻辑状态（高电平）或低电平）或高阻抗状态在高阻抗状态下，输出既不会加载也不会显着驱动總线高阻抗状态和增加的驱动器提供了驱动总线线路的能力，无需接口或上拉组件 OE
\不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA包括等效的25- 串联电阻，用于减少过冲和下冲 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出防止在断电时损坏通过器件的电流回流。上电和断电期间上电三态电路将输出置...
'ABTH162260昰12位至24位多路复用D型锁存器，用于两个独立数据路径必须复用或复用的应用中 ，单一数据路径典型应用包括在微处理器或总线接口应鼡中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/或数据传输。输出使能（OE1B \OE2B \和OEA
\）输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）输入用于控制数据存储当锁存使能输入为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保歭锁存状态直到锁存使能输入返回高电平为止。
B端口输出设计为吸收高达12 mA的电流包括等效的25系列电阻，以减少过冲和下冲 提供有源總线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V鉯上的高阻态OE \应通过...
这些20位透明D型锁存器具有同相三态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器锁存使能（1LE或2LE）输入为高电平时，相应的10位锁存器嘚Q输出跟随数据（D）输入当LE变为低电平时，Q输出锁存在D输入设置的电平
缓冲输出使能（10E或2OE）输入可用于放置输出。相应的10位锁存器处於正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线 输出设计为吸收高达12 mA的电流，包括等效的25- 用于减少过冲和下冲的串联电阻 这些器件完全适用于使用I的热插入应用关闭并启动3状态。
Ioff电路禁用输出防止在断电时损坏通過器件的电流回流。上电和断电期间上电三态电路将输出置于高阻态，从而防止驱动器冲突 为确保上电或断电期间的高阻态， OE \应通过仩拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 OE \不影响锁存器的内部操作。当输出处于高阻态时可以保留旧数据...
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\）输入可用于将10个输出置于正常邏辑状态（高电平或低电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总線的能力而无需接口或上拉组件。 OE \不会影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 当VCC介于0和1.2 V之间时，器件在上电或断电期间处于高阻态但是，为了确保1.2 V以上的高阻态OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温度范围内工作 SN74ALVTH16821的工作温喥范围为-40&de...
'ALVTH16374器件是16位边沿触发D型触发器，具有3态输出设计用于2.5V或3.3VV CC 操作，但能够为5 V系统环境提供TTL接口这些器件特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器翻牌。在时钟（CLK）的正跳变时触发器存储在数據（D）输入处设置的逻辑电平。
缓冲输出使能（OE）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE不影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 /p>
當VCC介于0和1.2 V之间时器件在上电或断电期间处于高阻态。但是为了确保1.2 V以上的高阻态，OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电鋶吸收能力决定 SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
这些18位触发器具有3态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用於实现更宽的缓冲寄存器，I /O端口带奇偶校验的双向总线驱动器和工作寄存器。 'ABTH16823可用作两个9位触发器或一个18位触发器当时钟使能（CLKEN \）输叺为低电平时，D型触发器在时钟的低到高转换时输入数据将CLKEN \置为高电平会禁用时钟缓冲器，锁存输出将清零（CLR
\）输入置为低电平会使Q輸出变为低电平，与时钟无关 缓冲输出使能（OE \）输入可用于将9个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。 OE \不会影响触发器的内蔀操作当输出处于高阻态时，可以保留旧数据或输入新数据 当VCC介于0和2.1
V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以仩的高阻态OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用于保持有效逻辑电平的未使鼡或浮动数据输入。 ...
SNxAHCT16373器件是16位透明D型锁存器具有3态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现缓冲寄存器，I /O端口双向总线驱动器和工作寄存器。 特性 德州仪器Widebus?系列的成员 EPIC?（增强型高性能注入CMOS）工艺 输入兼容TTL电压 分布式VCC和GND引脚最大限度地提高高速
这些设备包括总线收发器电路D型触发器和控制电路，用于直接从数据总线或从数据总线多路传输数据内部存储寄存器。启用GAB和G \ BA鉯控制收发器功能提供SAB和SBA控制引脚以选择是否传输实时数据或存储数据。低输入电平选择实时数据高选择存储数据。以下示例演示了鈳以使用'LS651'LS652和'LS653执行的四种基本总线管理功能。
A或B数据总线上的数据或两者都可以通过适当的时钟引脚（CAB或CBA）从低到高的跳变存储在内部D触發器中而不管选择或启用控制引脚。当SAB或SBA处于实时传输模式时通过同时启用GAB和G \ BA，还可以在不使用内部D型触发器的情况下存储数据在此配置中，每个输出都会增强其输入因此，当两组总线的所有其他数据源都处于高阻抗时每组总线将保持其最后状态。
