数字电路计数器 74160计数器

来源：蜘蛛抓取(WebSpider) 时间：2018-08-29 03:25 标签： 数字电路计数器

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数字钟电路是一个典型的数字电路系统，其由时，分，秒计数器以及校时和显示电路组成.下面介绍利用集成十进制递增计数器74160和带译码器的七段显示数码管组成的数字钟电路.计数器74160和七段显示数码管的功能及使用方法在8.4节已有叙述.1. 利用两片74160组成60进制递增计数器利用两片74160组成的同步60进制递增计数器如图9.4-1所示，其中个位计数器C1接成十进制形式。十位计数器C2选择QC与QB做反馈端，经与非门输出控制清零端CLR’，接成六进制计数形式。个位与十位计数器之间采用同步级连方式，将个位计数器的进位输出控制端RCO接至十位计数器容许端ENT，完成个位对十位计数器的进位控制。将个位计数器的RCO端和十位计数器的QC、QA端经与们由CO端输出，作进位输出控制信号。当计数器状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。选择信号源库中的1HZ方波信号作为计数器的测试时钟源。因为秒与分计数均由60进制递增计数器来完成，为在构成数字钟系统时使电路得到简化，我们将图9.4-1虚线框内建立部分用子电路表示。具体操作过程如下:在EWB主界面内建立图9.4-1所示60进制计数器，闭合仿真电源，经过功能测试，确保计数器工作正常。选中虚线框内所示部分电路Circuit菜单中的创建子电路Creat Subcircuit……项，主界面内出现子电路设置对话框，在对话框内添入电路名称60C后，选择在电路中置换Replace in Circuit项，得用子电路表示的60进制递增计数器如图9.4-3所示。2、用两片74160组成24/12进制递增计数器图9.4-4所示电路是由两片74160组成的能实现12和24进制转换的同步递增计数器。图中个位与十位计数器均接成十进制计数形式，采用同步级连方式。选择十位计数器的输出端QB和个位计数器的输出端QC通过与非门NAND2控制两片计数器的清零端CLR’，利用状态24反馈清零，可实现24进制递增计数。若选择十位计数器的输出端QA与个位计数器的输出端QB经过与非门NAND1输出，控制两片计数器的清零端CLR’，利用状态12反馈清零，可实现12进制递增计数。敲击Q键，使开关K选择与非门NAND2输出或NAND1输出可实现24和12进制递增计数器的转换。该计数器可利用作数字钟的时计数器。为简化数字钟电路，我们将图9.4-4所示的24/12进制计数器虚线框内电路转换为子电路，转换方法与上述60进制计数器相同。用子电路表的24/12进制同步计数器如图9.4-5所示。3. 数字钟系统的组成利用60进制和24/12进制递增计数器子电路构成的数字钟系统如图9.4-6所示。在数字钟电路中，由两个60进制同步递增计数器完成秒、分计数，由24/12进制同步递增计数器实现小时计数。秒、分、时计数器之间采用同步级连方式。开关K控制小时的24进制和12进制计数方式选择。为简化电路，直接选用信号源库中的方波秒脉冲作数字钟的秒脉冲信号，读者可自行设计独立的秒脉冲源，例如；可利用555多谐振荡器产生的秒脉冲，或者采用石英晶体振荡器经分频器产生秒脉冲。还可以在小时显示的基础上，增加上、下午或日期显示以及整点报时等，这里不再赘述。敲击S和F键，可控制开关S和F 将秒脉冲直接引入时、分计数器，实现校时。对于图9.4-6所示数字钟电路，若要进一步 简化电路还可以利用子电路嵌套功能将虚线框内电路转换为更高一级的子电路，我们将子电路命名为CLOCK，用高一级子电路表示的数字钟电路如图9.4-7所示。今后在设计用到数字钟作单元电路的系统时可直接引用该电路，使系统得到简化。图1、数字电子钟结构图2、秒钟、分钟计时电路的设计利用集成十进制递增计数器74160和带主译码器的七段显示数码管组成的数字钟电路。计数器74160的功能真值表如图2所示。根据计数器74160的功能表真值表，利用两片74160组成的同步六十进制递增计数器如图3示，其中个位计数器CL接成十进制形式。十位计数器C2选择QC与QB做反馈端，经与非门NEND输出控制清零端CLR，接成六进制计数形式。个位与十位计数器之间采用同步级连复位方式，将个位计数器的进位输出控制端RCO接至十位计数器的计数计数器的计数容许端ENT，完成个位对十位计数器的进位控制QC，QA端经过与门AND1和AND2由CO端输出，作为六十进制的进位输出脉冲信号，图二、同步十进制计数器74160真值表当计数器计数状态为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。电路创建完成后，进行仿真实验时，利用信号源库中的1HZ方波信号作为计数器的时钟脉冲源。图3、秒钟/分钟计时电路因为秒钟与分钟技术均由六十进制递增计数器来完成，为在构成数字钟系统时使电路得到简化，图虚线框内的电路创建为子电路表示。具体操作过程如下:在EWB主界面内建立如示的六十进制计数器，闭合仿真电源开关，经过计数器功能测试，确定计数器工作正常，选中虚线框内所示部分电路后，再选择电路菜单中创建子电路框内添入子电路名称分计时后，选择在电路中置换选项，得到用子电路表示的六十进制递增计数器，即秒钟/分钟计时子电路，如图4 图4、分钟计时子电路对话框图5、分钟计时电路四、24/12进制的能实现递增计数器24/12进制的能实现十二四进制的同步递增计数器。如图四。所示。图中个位与十位计数器均接成十进制计数形式，采用同步级联复位方试。 选择十位计数器的输出端Qb和个位计数器 输出端Qc通过与非门NAND2的控制两片计数器的清零端CLR，当计数器的输出状态为时，立即译码清零，实现二进制纟递增计数器:若选择十位二进制的输出端Q a与个位计数器的输出端Qb经与非门NAD1控制两片计数器的清零端CLR，当计数器的输出状态为时，立即译码反馈为零，实现二十进制递增计数器，若选择十位计数器的输出端Qb经与门NAND1控制两片计数器的清零端CLR。当计数器的输出端状态为时，立即译码反馈为零，实现十二进制递增计数，敲Q，开关Q 选择与非门NAND2输出和NA民NAND1输出实现二十四进制递增计数器的转换。计数器用作数子钟的计数器。图6、24/12二进制计时电路为了简化数子电子钟的电路，需要将图765的24/12二进制计数器的线框内电路转换为子电路，方法与上面六二进制的分计数器一样，用子电路表示24/12进同步计数器如图7。图7、24/12计时电路五、数字电子钟系统的组成利用六十进制和24/12进制递增计数器子电路构成的数字电子钟系统如图8所示，在数字电子钟电路中，由两个六十进制同步递增计数器分别构成秒钟计时器和分计时器，级连够完成秒 ，分计时、由24/12进制同步递增计实现小时计数。秒、分、时计数器之间采用同步级连方式，开关Q控制小时的二十四进制和十二进制计数方式选择，敲击S和F键，可控制开关S和F将秒脉冲直接引入时，分计数器，实现时计数器和分计数器的校时。对于图所示数字电子钟电路，为了进一步简化电路，还可以利用子电路嵌套功能，将虚线框内电路转换为更高一级的子电路，成为子电路数字电子钟，用嵌套子电路表示的数字电子钟电路如图8所示图8、24/12进制计数电路以上创建的各种子电路都已经存入自定义元器件库中，在其他电子系统设计中需要时，可以直接调用这些子电路，使系统的设计更方便，更快捷。访真实验时，可直接选用信号源库中的方波秒脉冲作数字钟的秒脉冲信号，作为一个设计内容，读者可自行设计独立的秒脉冲信号源，可利用555定时器组成多谐震荡器产生秒钟脉冲信号，或者采用石英晶体震荡器经分频器产生秒脉冲，脉冲频率更稳定，计时误差会更小，还可以在小时显示的基础上，增加上下午或日期显示，整点报时电路以及作息时间提示电路等。


直接用74LS160,74LS160为十进制计数器.如果用74LS161为十六进制计数器需用置零法或者用置数法就可以了.

计数到39后---就进位了?是复位到0吧 再问： 到39就复位到0了 再答： 也就是说U1在计数到4时产生了复位信号并复位，仅按图示应该不会出现的，检查下Q是否连接正确了，你可单独采用手动方式给U1加上计数脉冲，看其QaQbQcQd输出状态； 另外，因为没有预置值，那么Load就直接挂高电平更稳妥吧；

计数器内容很多,归纳总结一下,就理解了.数字电子技术的内容很简单,比模电简单多了,建议你把教材仔细看看,就一切都理解了.你的情况,可能是没有认真学过教材.想省事的话,从网络上,搜索电子版教材.名字大概是《数字电子技术基础简明教程》

老大,老头上课不是都说过了的啊,我这里有笔记

内部输入为12bit的移位寄存器.简单点说：情形1：送10个0再送8个1；情形2：送10个1再送8个1；内部得到的数据是不一样的.

打个比方 当投运空载变压器时它会参生一个高压浪涌 可以看做是高压脉冲!脉冲电路通常用于二次系统,一个脉冲会带动好多别的量!模拟电路脉冲指的是连续的不间断的输入脉冲量!而数字量是不连续的间断的输入量!比如一个量在0——100之间变化就是模拟量,而只在0和一之间变化的就叫数字量!

玻璃管排开水的重量等于管中液体的重量,告诉你这个,还用别人告诉你计算过程吗,小同学?!计算结果：10/12.5=0.8

在数轴上表示为：，即可得到右端落在-5和-4之间．故选择C．

1.用力矩平衡可以求得细线在垂直方向上的拉力,然后可以用极限的思维考虑当细线拉力为零的时候,支点O处的物体移动到靠近A端的地方,然后它的力矩和悬挂于B端物体的力矩相等,可以求得物体距离O点的距离.2.物体匀速运动,可以求得它运动到题1中位置所需时间,再算做功就不困难了吧

不是都要加反相器.是否加反相器要分析具体电路的时序,串行进位的有效方式（高或低电平）在时钟脉冲的有效时刻（前沿或后沿）与所需信号的逻辑相反时,要加反相器取反.同一型号的计数器芯片,设计者都会考虑好级联的配合问题,是不需要另加反相器的,只有用不适合的器件牵强使用,才会出现这种情况.

计数器芯片有很多种,如TTL、CMOS系列,如74LS160等等,不能一一列举；你就按“计数器芯片”查找便是了,推荐简单的CD4017十分频电路.

3)按计数增减分:加法计数器,减法计数器,加/减法计数器.7.3.1 异步计数器一,异步二进制计数器1,异步二进制加法计数器分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状

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