示波器实验中信号发生器发出的正弦波有几个参数可调？ 示波器实验中信号发生器能发出几种波形信号？_百度知道
示波器实验中信号发生器发出的正弦波有几个参数可调？ 示波器实验中信号发生器能发出几种波形信号？
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基本可以认为是好的，自测是对的。示波器都有校准信号当然可以通过测试了，有测量设备就可以一一判断；再用示波器去测量信号发生器产生的波形及其各种参数以判断信号发生器的好坏
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基于FPGA函数信号发生器的设计与实现
江苏大学 硕士学位论文 基于FPGA函数信号发生器的设计与实现 姓名：黄振华 申请学位级别：硕士 专业：控制理论与控制工程 指导教师：李正明
江苏大学硕士学位论文摘要任意波形发生器已成为现代测试领域应用最为广泛的通用仪器 之一，代表了信号源的发展方向。直接数字频率合成（ＤＤＳ）是二十 世纪七十年代初提出的一种全数字的频率合成技术，其查表合成波形 的方法可以满足产生任意波形的要求。由于现场可编程门阵列（ＦＰＧＡ） 具有高集成度、高速度、可实现大容量存储器功能的特性，能有效地 实现ＤＤＳ技术，极大的提高函数发生器的性能，降低生产成本。 本文首先介绍了函数波形发生器的研究背景和ＤＤＳ的理论。然后 详尽地叙述了用ＦＰＧＡ完成ＤＤＳ模块的设计过程，接着分析了整个设 计中应处理的问题，根据设计原理就功能上进行了划分，将整个仪器 功能划分为控制模块、外围硬件、ＦＰＧＡ器件三个部分来实现。最后 就这三个部分分别详细地进行了阐述。 在实现过程中，本设计选用了Ａｌｔｅｒａ公司的ＥＰ２Ｃ３５Ｆ６７２Ｃ６ ｉ笛片 作为产生波形数据的主芯片，充分利用了该芯片的超大集成性和快速 性。在控制芯片上选用了三星公司的上￥３Ｃ２４４０作为控制芯片。本设 计中，ＦＰＧＡ芯片的设计和与控制芯片的接口设计是一个难点，本文 利用Ａ１ｔｅｒａ的设计工具Ｑｕａｒｔｕｓ ＩＩ并结合Ｖｅｒｉｌｏｇ－ＨＤＬ语言，采用 硬件编程的方法很好地解决了这一问题。论文最后给出了系统的测量 结果，并对误差进行了一定分析，结果表明，可输出步进为０．０１Ｈｚ， 频率范围０．０１Ｈｚ＇－－－２０ＭＨｚ的正弦波、三角波、锯齿波、方波，或 ０．０１Ｈｚ＇－－＇２０ＫＨｚ的任意波。通过实验结果表明，本设计达到了预定的 要求，并证明了采用软硬件结合，利用ＦＰＧＡ技术实现任意波形发生 器的方法是可行的。关键词：函数发生器，直接数字频率合成，现场可编程门阵列江苏大学硕士学位论文ＡＢＳＴＲＡＣＴＡｒｂｉｔｒａｒｙＷａｖｅｆｏｒｍ Ｇｅｎｅｒａｔｏｒ（ＡＷＧ）ｉｓｄｏｍａｉｎｓ，ｗｈｉｃｈｒｅｐｒｅｓｅｎｔｓｏｎｅｏｆ ｔｈｅ ｍｏｓｔ ｐｏｐｕｌａｒ ｉｎｓｔｒｕｍｅｎｔｓ ｉｎ ｄｅｖｅｌｏｐｉｎｇ ｄｉｒｅｃｔｉｏｎ ｏｆ ｓｉｇｎａｌａｍｏｄｅｍｔｅｓｔｉｎｇｔｈｅｓｏｕｒｃｅｓ．Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｓ（ＤＤＳ）ａｄｖａｎｃｅｄｅａｒｌｙ ｉｎ１ ９７０ｓ ｉｓｆｕｌｌｄｉｇｉｔａｌ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｆｒｅｑｕｅｎｃｙ ｓｙｎｔｈｅｓｉｓ，ｉｔｓ ＬＵＴ ｍｅｔｈｏｄ ｆｏｒ ｓｙｎｔｈｅｓｉｚｉｎｇ ｗａｖｅｆｏｒｍ ａｄａｐｔｓ ｔｏ ｇｅｎｅｒａｔｅ ａｒｂｉｔｒａｒｙ ｗａｖｅｆｏｒｍ．Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ ｆｅａｔｕｒｅｓＡｒｒａｙ（ＦＰＧＡ）ｈａｓｃａｎｔｈｅｏｆ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ，ｈｉｇｈ ｗｏｒｋｉｎｇ ｆｒｅｑｕｅｎｃｙ ａｎｄｃａｎｒｅａｌｉｚｅ ｌａｒｇｅｍｅｍｏｒｙ，ｓｏ ＦＰＧＡｅｆｆｅｃｔｉｖｅｌｙ ｒｅａｌｉｚｅ ＤＤＳ．Ｔｈｅ ＥＰ２Ｃ３５Ｆ６７２Ｃ６ ｏｆ Ｃｏｒｐｏｒａｔｉｏｎ Ａｌｔｅｒａ ｉｓ ｃｈｏｓｅｎ ｔｏ ｄｏ ｔｈｅ ｍａｉｎ ｄｉｇｉｔａｌ ｐｒｏｃｅｓｓｉｎｇ ｗｏｒｋ，ｗｈｉｃｈ ｉｓ ｂａｓｅｄ ｉｓ ｃｈｏｓｅｎａｓ ａ ｏｎｉｔｓ ｌａｒｇｅ ｓｃａｌｅ ａｎｄ ｈｉｇｈ ｓｐｅｅｄ．Ｔｈｅ￥３Ｃ２４４０ ＭＣＵｃｏｎｔｒｏｌ ｃｈｉｐ．Ｉｎ ｔｈｉｓｄｅｓｉｇｎ，ｈｏｗｔｏｄｅｓｉｇｎｔｈｅ ＦＰＧＡ ｃｈｉｐａｎｄｔｈｅｉｎｔｅｒｆａｃｅ ｂｅｔｗｅｅｎ ｔｈｅ ＦＰＧＡａｎｄ ｔｈｅｃｏｎｔｒｏｌ ｃｈｉｐ ｉｓ ｔｈｅｐｒｏｂｌｅｍ．Ｗｉｔｈｔｈｅ ｍｅｔｈｏｄ ｏｆｓｏｆｔｗａｒｅ ａｎｄ ｈａｒｄｗａｒｅ ｐｒｏｇｒａｍｍｉｎｇ，ｔｈｅ ｄｅｓｉｇｎ ｕｓｅｄ ｔｈｅ ｓｏｆｔｗａｒｅ Ｑｕａｒｔｕｓ ＩＩ ａｎｄｌａｎｇｕａｇｅ ｖｅｒｉｌｏｇ―ＨＤＬ ｓｏｌｖｅｓ ｉｔ ｓｕｃｃｅｓｓｆｕｌｌｙ．Ｉｎ ｔｈｉｓ ｐａｐｅｒ，ｔｈｅ ｐｒｉｎｃｉｐｌｅ ｏｆ ＤＤＳ ａｎｄ ｂａｓｉｓ ｏｆ ＥＤＡｔｅｃｈｎｏｌｏｇｙｉｓ ｉｎｔｒｏｄｕｃｅｄ ｆｉｒｓｔｌｙ．Ｔｈｅ ｐｒｏｂｌｅｍｓ ｍｅｔ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ａｒｅ ｔｈｒｅｅ ｐａｒｔｓ：ｍａｓｔｅｒ ｃｈｉｐ，ＦＰＧＡａｎａｌｙｚｅｄｄｅｖｉｃｅａｎｄ ｔｈｅ ｗｈｏｌｅ ｆｕｎｃｔｉｏｎ ｉｓ ｐａｒｔｉｔｉｏｎｅｄ ｉｎｔｏ ａｎｄ ｐｅｒｉｐｈｅｒａｌ ｈａｒｄｗａｒｅ．Ｔｈｅ ｔｈｒｅｅｐａｒｔｓａｒｅｄｅｓｃｒｉｂｅｄｉｎｄｅｔａｉｌｉｎｄｅｐｅｎｄｅｎｔｌｙ．Ｔｈｅ ｄｉｓａｄｖａｎｔａｇｅ ａｎｄ ｔｈｉｎｇｓ ｎｅｅｄｔｏ ａｄｖａｎｃｅ ａｒｅ ａｌｓｏ ｌｉｓｔｅｄ．Ａｔ ｔｈｅ ｅｎｄｏｆ ｔｈｅ ｄｉｓｓｅｒｔａｔｉｏｎ，ｔｈｅ ｍｅａｓｕｒｅｍｅｎｔ ｒｅｓｕｌｔ ｏｆ ｔｈｅ ｓｙｓｔｅｍ ｉｓ ｇｉｖｅｎ ａｎａｌｙｚｅｄ．Ｉｔ ｉｓ ｓｈｏｗｎ ｔｈｅ ｗａｖｅ，ｏｒａａｎｄｉｔｓｅｒｒｏｒｉｓＡＷＧ Ｃａｎｏｕｔｐｕｔａｓｉｎｅ ｗａｖｅ，ａｔｒｉａｎｇｌｅ ｗａｖｅ，ａｓａｗｔｅｅｔｈｗｉｔｈ ｔｈｅ ｓｑｕａｒｅ ｗａｖｅ ｗｉｔｈｉｎ ｔｈｅ ｆｒｅｑｕｅｎｃｙ ｒａｎｇｅ ｆｒｏｍ ０．０ １ Ｈｚ ｔｏ ２０ＭＨｚｓｔｅｐ ｏｆ １ ０ｍＨｚ，ｏｒ ｏｕｔｐｕｔ ２０ｋＨｚ．Ｔｈｒｏｕｇｈａｎａｎａｒｂｉｔｒａｒｙ ｗａｖｅｆｏｒｍ ｗｉｔｈｉｎ ｔｈｅｒａｎｇｅｆｒｏｍ ０．０１ Ｈｚ ｔｏｅｘｐｅｒｉｍｅｎｔ，ｉｔ ｉｓ ｔｅｓｔｉｆｉｅｄ ｔｈａｔ ｔｈｅ ｄｅｓｉｇｎ ｍｅｅｔｓ ｔｈｅ ｒｅｑｕｉｒｅｍｅｎｔｕｓｅｐｌａｎｅｄ ａｎｄ ｔｈｅｗａｙ ｔｏｓｏｆｔｗａｒｅａｎｄｈａｒｄｗａｒｅ ｐｒｏｇｒａｍｍｉｎｇ ｍｅｔｈｏｄ ａｎｄ ＤＤＳ Ｇｅｎｅｒａｔｏｒ ｉｓ ａｖａｉｌａｂｌｅ．ｔｅｃｈｎｏｌｏｇｙ ｔｏ ｒｅａｌｉｚｅ ＦｕｎｃｔｉｏｎａｌＷａｖｅｆｏｒｍＫｅｙｗｏｒｄｓ：ＤＤＳ；ＦＰＧＡ；Ｆｕｎｃｔｉｏｎａｌ Ｗａｖｅｆｏｒｍ ＧｅｎｅｒａｔｏｒＵ学位论文版权使用授权书本学位论文作者完全了解学校有关保留、使用学位论文的规定， 同意学校保留并向国家有关部门或机构送交论文的复印件和电子版， 允许论文被查阅和借阅。本人授权江苏大学可以将本学位论文的全部 内容或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫 描等复制手段保存和汇编木学位论文。保密口，本学位论文属于在年解密后适用本授权书。不保密圈。学位论文作者签名董獬签字日期：加１年‘月７日翮虢如眨签翱期冲；７日， ●独创性声明本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进 行研究工作所取得的成果。除文中已经注明引用的内容以外，本论文 不包含任何其他个人或集体已经发表或撰写过的作品成果。对本文的 研究做出重要贡献的个人和集体，均己在文中以明确方式标明。本人 完全意识到本声明的法律结果由本人承担。学位论文作者签名：萎啦甲日期：矽ｔ，１年易月江苏大学硕士学位论文第一章绪论１．１背景与意义波形发生器ｕｏ即通常所说的信号发生器是一种常用的信号源，广泛应用于 通信［２Ｉ，雷达［３］［４ｌ，测控［５｜，电子对抗［６］［７］以及现代化仪器仪表［８］等领域，是一种为电子测量工作提供符合严格技术要求的电信号设备，和示波器、电压表、频率计等仪器一样是最普通、最基本也是应用最广泛的电子仪器之一，几乎所有电参量的测量都要用到波形发生器。随着现代电子技术的飞速发展，现代电子测量工作对波形发生器的性能提出了更高的要求，不仅要求能产生正弦波、方波等 标准波形，还能根据需要产生任意波形，且操作方便，输出波形质量好，输出频率范围宽，输出频率稳定度、准确度及分辨率高，频率转换速度快且频率转换时输出波形相位连续等。可见，为适应现代电子技术的不断发展和市场需求，研究制作高性能的任意波形发生器（ＡｒｂｉｔｒａｒｙＷａｖｅｆｏｒｍＧｅｎｅｒａｔｏｒ，简称ＡＷＧ）十分有必要，而且意义重大。一般传统的信号发生器都采用谐振法，即用具有频率 选择性的回路来产生正弦振荡，获得所需频率。这种信号发生器虽然具有输出信 号频率范围宽，结构简单等优点，但输出波形单一，不能产生任意波形，且频率 稳定度和准确度较差，频率稳定度一般劣于１０。／分，频率准确度一般在０．５％以 下，对于作为精密测量用的信号发生器，其频率稳定度一般要求达到１０一一１０～。 因此传统的信号发生器已经越来越不能满足现代电子测量的需要，正逐步退出历史舞台［１６］。而基于频率合成技术制成的信号发生器，由于可以获得很高的频率稳定度和精确度，因此发展非常迅速，尤其是最近随着现代电子技术的不断发展，其应用更是有了质的飞跃。１．２国内外动态１．２．１波形发生器的发展状况 波形发生器是能够产生大量的标准信号和用户定义信号，并保证高精度、高江苏大学硕士学位论文 稳定性、可重复性和易操作性的电子仪器。函数波形发生器具有连续的相位变换、和频率稳定性等优点，不仅可以模拟各种复杂信号，还可对频率、幅值、相移、波形进行动态、及时的控制，并能够与其它仪器进行通讯，组成自动测试系统， 因此被广泛用于自动控制系统、振动激励、通讯和仪器仪表领域¨引。在７０年代前，信号发生器主要有两类：正弦波和脉冲波，而函数发生器介 于两类之间，能够提供正弦波、余弦波、方波、三角波、上弦波等几种常用标准波形，产生其它波形时，需要采用较复杂的电路和机电结合的方法。这个时期的 波形发生器多采用模拟电子技术，而且模拟器件构成的电路存在着尺寸大、价格贵、功耗大等缺点，并且要产生较为复杂的信号波形，则电路结构非常复杂。同时，主要表现为两个突出问题，一是通过电位器的凋节来实现输出频率的调节，因此很难将频率调到某一固定值；二是脉冲的占空比不可调节。 在７０年代后，微处理器的出现，可以利用处理器、Ａ／Ｄ和Ｄ／Ａ，硬件和软件使波形发生器的功能扩大，产生更加复杂的波形瞄４｜。这时期的波形发生器多 以软件为主，实质是采用微处理器对ＤＡＣ的程序控制，就可以得到各种简单的 波形。 ９０年代木，出现几种真正高性能、高价格的函数发生器心…、但是ＨＰ公司 推出了型号为ＨＰ７７０Ｓ的信号模拟装置系统，它由ＨＰ８７７０Ａ任意波形数字化和 ＨＰｌ７７６Ａ波形发生软件组成。ＨＰ８７７０Ａ实际上也只能产生８中波形，而且价格 昂贵。不久以后，Ａｎａｌｏｇｉｃ公司推出了型号为Ｄａｔａ．２０２０的多波形合成器，Ｌｅｃｒｏｙ公司生产的型号为９１００的任意波形发生器等。到了二十一世纪，随着集成电路技术的高速发展，出现了多种工作频率可过 ＧＨｚ的ＤＤＳ－心Ｈ－＂片［３８］［３ ９ｌ，同时也推动了函数波形发生器的发展，２００３年，Ａｇｉｌｅｎｔ 的产品３３２２０Ａ能够产生１７种波形，最高频率可达到２０Ｍ，２００５年的产品Ｎ６０３０Ａ 能够产生高达５００ＭＨｚ的频率，采样的频率可达１．２５ＧＨｚ。由上面的产品可以看 出，函数波形发生器发展很快近几年来，国际上波形发生器技术发展主要体现在以下几个方面：１．过去由于频率很低应用的范围比较狭小，输出波形频率的提高，使得波形 发生器能应用于越来越广的领域。波形发生器软件的开发正使波形数据的输入变 得更加方便和容易。波形发生器通常允许用一系列的点、直线和固定的函数段把２江苏大学硕士学位论文 波形数据存入存储器。同时可以利用一种强有力的数学方程输入方式，复杂的波 形可以由几个比较简单的公式复合成Ｖ：ｆ（ｔ）形式的波形方程的数学表达式产生。从而促进了函数波形发生器向任意波形发生器的发展，各种计算机语言的飞速发展也对任意波形发生器软件技术起到了推动作用。目前可以利用可视化编程语言 （如ＶｉｓｕａｌＢａｓｉｃ，ＶｉｓｕａｌＣ等等）编写任意波形发生器的软面板，这样允许从计算机显示屏上输入任意波形，来实现波形的输入。 ２．与ＶＸＩ资源结合。目前，波形发生器由独立的台式仪器和适用于个人计 算机的插卡以及新近开发的ＶＸＩ模块。由于ＶＸＩ总线的逐渐成熟和对测量仪器的高要求，在很多领域需要使用ＶＸＩ系统测量产生复杂的波形，ＶＸＩ的系统资源提供了明显的优越性，但由于开发ＶＸＩ模块的周期长，而且需要专门的ＶＸＩ 机箱的配套使用，使得波形发生器ＶＸＩ模块仅限于航空、军事及国防等大型领域。在民用方面，ＶＸＩ模块远远不如台式仪器更为方便瞄圳。 ３．随着信息技术蓬勃发展，台式仪器在走了一段下坡路之后，又重新繁荣起 来。不过现在新的台式仪器的形态，和几年前的己有很大的不同。这些新一代台 式仪器具有多种特性，可以执行多种功能。而且外形尺寸与价格，都比过去的类 似产品减少了一半。１．２．２国外波形发生器产品介绍早在１９７８年，由美国Ｗａｖｅｔｅｋ公司和日本东亚电波工业公司公布了最高取 样频率为５ＭＨｚ，可以形成２５６点（存储长度）波形数据，垂直分辨率为８ｂｉｔ，主要用于振动、医疗、材料等领域的第一代高性能信号源，经过将近３０年的发展，伴随着电子元器件、电路、及生产设备的高速化、高集成化，波形发生器的性能 有了飞速的提高。变得操作越来越简单而输出波形的能力越来越强。波形操作方 法的好坏，是由波形发生器控制软件质量保证的，编辑功能增加的越多，波形形 成的操作性越好［３１］。 以下给出了几种波形发生器的性能指标，从中可以看出当今世界上重要电子 仪器生产商在波形发生器上的研制水平。３江苏大学硕士学位论文袁１－１波形发生器产品比较公司Ｔｅｋｔｒｏｎｉｘ Ｔｅｋｔｒｏｎｉｘ横河电机ＡＧ５１００肋ｙｅｔｅｋ２９５型号 最高采用频率 通道数 垂直分辨率 存储容量 输出电压ＡＧ３２０ＡＷＧ７１０４ＧＭＳ／ｓ２１６ＭＳ／ｓ２ｌＧＭＳ／Ｓ２５０ＭＳ／Ｓ４１２ｂｉｔ８ｂｉｔ８ｂｉｔ１２ｂｉｔ６４Ｋ８ＭｌＭ６４Ｋ１０Ｖ２．５Ｖ２Ｖ１５Ｖ１．３函数波形发生器的几种实现方式任意波形发生器得实现方案主要有程序控制输出、ＤＭＡ输出、可变时钟计 数器寻址和直接数字频率合成等多种方式。 １．３．１程序控制输出方式 计算机根据波形的函数表达式，计算出一系列波形数据瞬时值，并定时地逐 个传送给Ｄ／Ａ转换器，合成出所需要的波形。这种方式具有电路简单、实现方便等特点。但数据输出定时不准确，会影响信号的频率和相位；波形数据输出依靠指令的执行来完成，当需要同时输出多个信号时，相邻信号通道的输出存在时间差；受计算机运行速度的限制，输出信号的频率较低。１．３．２ＤＮＡ输出方式ＤＭＡ（ｄｉｒｅｃｔ ｍｅｍｏ巧ａｃｃｅｓｓ）方式输出不依赖于程序的执行，由ＤＭＡ控制器 申请总线控制权，通过地址总线给出存储器的地址信号，同时选通存储器和Ｄ／Ａ转换器，在两者之间建立直接的数据通道，使存储器相应单元中的波形数据传送给Ｄ／Ａ转换器转换后输出信号。ＤＭＡ方式输出信号，可以大大提高信号的数据 输出速率。但也存在一些问题，如波形输出期间，微处理器因为失去了总线控制４江苏大学硕士学位论文权，无法进行其他操作；在一个ＤＭＡ操作中，只能在一个Ｄ／Ａ转换器和存储器 之间传送数据，无法实现多通道的信号输出。 １．３．３可变时钟计数器寻址方式 采用可变时钟计数器寻址波形存储器表，该方法是一种传统型任意波形发生器。原理框图如图１．１所示。图卜１可变时钟计数器寻址的任意波形发生图中的计数器实际上是一个地址发生器，计数器的触发时钟脉冲由一个频率 可以控制的频率发生器产生，通过改变频率发生器的频率设置值，实现调整计数器产生的地址变化速率，从而改变输出的任意波形的频率。计数器产生的地址码提供读出存储器中波形数据所需要的地址信号，波形数据依次读出后送至高速 Ｄ／Ａ转换器，将之转变为模拟量，经低通滤波器后输出所需的波形。可见传统的任意波形发生器采用可变时钟和计数器寻址波形存储器表，此方法的优点是产生的地址连续，输出波形质量高。但其取样时频率较高，对硬件的 要求也较高，而且常需多级分频或采用高性能的锁相环，其中分频式的任意波形发生器频率分辨率低，锁相式的任意波形发生器频率切换速度慢。１．３．４直接数字频率合成方式ＤＤＳ（ｄｉｒｅｃｔ ｄｉｇｉｔａｌｓｙｎｔｈｅｓｉｚｅｒ）［９］是在一组存储器单元中按照信号波形数据点的输出次序存储了将要输出波形的数据，在控制电路的协调控制下，以一定的速率，周而复始地将波形数据依次发送给Ｄ／Ａ转换器转换成相应的模拟信号。由于用硬件电路取代了计算机的控制，信号输出稳定度高。如需更新输出信号，不必改动任何线路和元器件，只需改写存储器中的波形数据即可。更主要的是， 可以将微处理器从信号输出的负担中解脱出来。如图１―２为其工作流程图。江苏大学硕士学位论文图卜２直接数字频率合成方式的任意波形发生器１．４本设计的主要工作本课题主要包括波形发生器硬件电路设计与实现和任意波形数据产生，本人 主要完成工作如下：１．基于ＦＰＧＡ的ＤＤＳ模块电路的实现采用Ａ１ｔｅｒａ公司的ＥＰ２Ｃ３５Ｆ６７２Ｃ６芯片作为产生波形数据的主芯片，通过硬件编程语言实现ＤＤＳ模块电路，这部分工作需要熟悉ＤＤＳ原理，ＦＰＧＡ的开发流程，ｖｅｒｉｌｏｇ语言编程和ＱｕａｒｔｕｓＩＩ的开发环境。 ２．ＡＲＭ控制模块的设计 ＡＲＭ控制芯片与键盘和显示电路的设计，这部分工作需要熟悉嵌入式系统， 理解ＡＲＭ接口电路的原理和功能，ＰＲＯＴＥＬ工具的使用。 ３．系统软件设计 系统软件设计主要包括嵌入式ＬＩＮＵＸ操作系统的移植，相关驱动程序的移 植，应用程序主要包括：键盘处理程序的编写，频率及相位控制程序的编写，液晶显示控制程序的设计，波形数据更新控制程序的设计，这部分工作需要深入理解单片机的硬件环境和指令系统，熟练使用ＡＲＭ与ＬＩＮＵＸ环境下的Ｃ语言及仿真 器，了解ＱＴ的开发环境。６江苏大学硕士学位论文第二章直接数字频率合成器的原理及性能２．１频率合成器简介２．１．１频率合成技术概述 频率合成器是现代电子系统的重要组成部分，它作为电子系统的“心脏”，在通信、雷达、电子对抗、导航、仪器仪表等许多领域中得到广泛的应用。频率合成理论早在３０年代就丌始提出，迄今为止已有７０年的发展历史。所谓的频率合成就是将一个高精度和高稳定度的标准参考频率，经过混频、倍频与分频等对它进行加、减、乘、除的四则运算，最终产生大量的具有同样精确度和稳定度的 频率源。频率合成大致经历了三个主要阶段：直接频率合成；采用锁相技术的间 接频率合成；直接数字频率合成。 早期的频率合成方法称为直接频率合成。它利用混频器、倍频器、分频器与带通滤波器来完成四则运算。直接频率合成能实现快速频率变换、几乎任意高的频率分辨力、低相位噪声及很高的输出频率。缺点是直接合成由于使用了大量硬 设备如混频器、倍频器、分频器、带通滤波器等，因而体积大、造价高。此外寄生输出大这是由于带通滤波器无法将混频器产生的无用频率分量滤尽。而且频率 范围越宽，寄生分量也就越多。而这些足以抵消其所有优点。直接频率合成技术的固有缺点在间接频率合成技术中得到了很到的改善。间 接频率合成又称锁相频率合成，采用锁相环路（ＰＬＬ）技术对频率进行四则运算， 产生所需频率。锁相环路（ＰＬＬ）是一个能够跟踪输入信号相位的闭环自动控住 系统。早在１９３２年ＤｅＢｅｌｌｅｓｃｉｚｅ提出的同步检波理论中首次公布发表了对锁相环路的描述。但是由于其复杂的技术原理直到１９４７年锁相环路才第一次用于电视接收机水平和垂直的同步扫描。它的跟踪性能及低噪声性能得到人们的重视得 到迅速发展。它在无线电技术的各个领域得到了很广泛的应用。但是锁相频率合 成器也存在一些问题，以致难于满足合成器多方面的性能要求。主要表现在高频 率分辨率与快速转换频率之间的矛盾。 直接数字频率合成即ＤＤＳ，它是目前最新的产生频率源的频率合成技术。 这种技术是用数字计算机和数模变换器来产生信号。完成直接数字频率合成的办７江苏大学硕士学位论文法，或者是用计算机求解一个数字递推关系式。或者是查阅表格上所存储的波形值。目前用的最多的是查表法。这种合成技术具有相对带宽很宽，频率切换时问 短（ｎｓ级），分辨率高（ｕＨｚ），相位变化连续，低相位噪声和低漂移，数字调制功能，可编程及数字化易于集成，易于调整等一系列性能指标远远超过了传统频率 合成技术所能达到的水平，为各种电子系统提供了优于模拟信号源性能的高质量的频率源。目前它正朝着系统化，小型化、模块化和工程化的方向发展，性能越来越好，使用越来越方便，是目前应用最广泛的频率合成器之一。２．１．２频率合成器主要指标信号源的一个重要指标就足能输出频率准确町调的所需信号。一般传统的信 号发生器采用谐振法，即用具有频率选择性的正反馈州路来产生正弦振荡，获得 所需频率信号，但难以产生大量的具有同一稳定度和准确度的不同频率。利用频 率合成技术制成的信号发生器，通常被称为频率合成器。频率合成器既要产生所 需要的频率，又要获得纯净的信号。频率合成器的主要指标［１０］［１１］如下： １．输出频率范围（ｆｍｉｎ～ｆｍ舣）：指的是输出的最小频率和最大频率之问的变 化范围。２．频率稳定度：指的是输出频率在一定时间间隔内和标准频率偏差的数值，它分长期、短期和瞬时稳定度三种。 ３．频率分辨率：指的是输出频率的最小间隔。 ４．频率转换时问：指的是输出由一种频率转换成另一频率的时间。 ５．频谱纯度：频谱纯度以杂散分量和相位噪声柬衡量，杂散分量为谐波分量 和非谐波分量两种，主要由频率合成过程中的非线性失真产生，相位噪声是衡量 输出信号相位抖动大小的参数。 ６．调制性能：指的是频率合成器是否具有调幅（ＡＭ）、调频（ＦＭ）、调相（ＰＭ） 等功能。２．２ＤＤＳ原理ＤＤＳ是一种全数字的频率合成方法，其基本结构主要由相位累加器、波形８江苏大学硕士学位论文ＲＯＭ、Ｄ／Ａ转换器和低通滤波器四个部分构成，如图２．１所示。图２－１ ＤＤＳ结构原理图图２－１中相位累加［１１］器结构如图２－２所示。列图２－２相位累加器结构图相位累加器由一个Ｎ位的加法器和一个Ｎ位的寄存器构成，通过把上一个时钟的累加结果反馈回加法器的输入端而实现累加功能。从而使输出结果每一个 时钟周期递增Ｋ。这里Ｎ为相位累加器的字长，Ｋ称为频率控制字。波形ＲＯＭ示意图如图２．３所示。相位量化序列地址数据波形幅度量化序列波形ＲＯＭ图２－３波形ＲＯＭ示意图其中相位累加器字长为Ｎ，ＤＤＳ控制时钟频率为￡，频率控制字为Ｋ。ＤＤＳ 直接从“相位”的概念出发进行频率合成。相位累加器由加法器与累加寄存器级 联构成。每来一个时钟脉冲￡，加法器将频率控制字Ｋ与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使ｑ江苏大学硕士学位论文加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合 成信号的相位，相位累加器的溢出频率就是ＤＤＳ输出的信号频率。ＤＤＳ的核心就是相位累加器，利用它来产生信号递增的相位信息，整个ＤＤＳ 系统在统一的参考时钟下工作，每个时钟周期相位累加器作加法运算一次。加法运算的步进越大，相应合成的相位值变化越快，输出信号的频率也就越高。对于幅值归一化的ｊＦ弦波信号的瞬时幅值完全由瞬时相位来决定，因为缈＝ｄＯ（ｔ）／ａｔ，所以相位变化越快，信号的频率越高。ＲＯＭ表完成将累加器相位信息转换为幅 值信息的功能。再由Ｄ／Ａ完成数字抽样信号到迮续时域信号的转换，Ｄ／Ａ输出 的台阶信号再经低通滤波器平滑可以得到精确的连续正弦信号波形。 相位累加器利用Ｎｂｉｔ二进制加法器的模溢出特性来模拟理想ｊＦ弦波的２Ⅱ 相位周期。相位累加器输出和ＲＯＭ输出可分别理解为理想正弦波相位信号和时 域波形的时钟抽样。用相位累加器输出的数据作为波形存储器的相位取样地址，这样就可以把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值 转换。波形存储器的输出送到Ｄ／Ａ转换器，Ｄ／Ａ转换器将数字量形式的波形幅 值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样 分量，以便输出频谱纯净的Ｊ下弦波信号。 假设，相位累加器字长为Ｎ，ＤＤＳ控制时钟频率为ｆｃ，时钟周期为Ｔｃ－１／￡， 频率控制字为Ｋ。系统工作时，累加器的单个时钟周期的增量值为Ａｔｐ＝Ｋｘ２ｎ／２Ｎ，相应角频率为ｍ＝Ａｇ／Ａｔ＝Ａｇ／Ｔ。＝２９ｘＫｘ２Ｎｘｆ。，所以ＤＤＳ的输出频率为ｆＯＤｓ＝ｏ／２ｎ＝Ｋｘｆ，Ｊ２Ｎ，ＤＤＳ输出频率步进间隔为△ｆＤＤｓ＝ｆｄ２Ｎ。 因ＤＤＳ输出信号是对正弦波的抽样合成的，所以应满足Ｎｉｑｕｓｔ定理要求， 即ｆｏＤｓ≤ｆｄ２，也就是要求Ｋ＜２Ｎ’１，根据频谱性能要求，一般取ｆｏＤＳ≤Ｏ．４ｆｃ。当ＤＤＳ相位累加器采用３２位字长，时钟频率为３０ＭＨｚ时，它的输出频率间隔可达到ＡｆｏＤｓ＝ｒｅ／２Ｎ＝３０ｘ１ ０６／２３２≈１ ０ｍＨｚ。可见，ＤＤＳ基于累加器相位控制ｌＯ江苏大学硕士学位论文方式给它带来了微步进的优势。ＤＤＳ频率合成器具有以下优点：（１）频率分辨率高，输出频点多，可达２Ｎ 个频点（假设ＤＤＳ相位累加器的字长是Ｎ）；（２）频率切换速度快，可达ＵＳ量 级；（３）频率切换时相位连续；（４）可以输出宽带正交信号；（５）输出相位噪声低，对参考频率源的相位噪声有改善作用；（６）可以产生任意波形；（７）全数字化实现，偏于集成，体积小，重量轻。但ＤＤＳ也有比较明显的缺点：（１）输出信号的杂散比较大；（２）输出信号 的带宽受到限制。ＤＤＳ输出杂散比较大，这是由于信号合成过程中的相位截断误差、Ｄ／Ａ转换器的截断误差和Ｄ／Ａ转换器的非线性造成的。当然随着技术的 发展，这些问题正在逐步得到解决。如通过增长波形ＲＯＭ的长度也减小相位截断误差；通过增加波形ＲＯＭ的字长和Ｄ／Ａ转换器的精度以减小Ｄ／Ａ量化误差 等。在比较新的ＤＤＳ芯片中普遍都采用了１２ｂｉｔ的Ｄ／Ａ转换器。当然一味靠增加波形ＲＯＭ的深度和字长的方法来减小杂散对性能的提高总是有限的。已有研 究在对ＤＤＳ输出的频谱做了大量的分析后，总结出了误差的领域分布规律建立了误差模型，在分析ＤＤＳ频谱特性的基础上又提出了一些降低杂散功率的方法；可以通过采样的方法降低带内误差功率，可以通过随机抖动法提高无杂散动态范围，在Ｄ／Ａ转换器的低位上加扰打破ＤＤＳ输出的周期性，从而把周期性的杂散 分量打散使之均匀化。江苏大学硕士学位论文第三章基于ＦＰＧＡ的ＤＤＳ模块的实现３．１现场可编程门阵列（ＦＰＧＡ）简介ＦＰＧＡ是英文Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｔｅＡｒｒａｙ的缩写，即现场可编程门阵列，它是在ＰＡＬ、ＧＡＬ、ＥＰＬＤ等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ＡｓＪＣ）领域中的一种半定制电路而出现的，既解决了定制电路 的不足，又克服了原有町编程器件门电路数有限的缺点。 ＦＰＧＡ采用了逻辑单元数组ＬＣＡ（Ｌｏｇｉｃ 包括可配置逻辑模块ＣＬＢ（ＣｏｎｆｉｇｕｒａｂｌｅＣｅｌｌＡｒｒａｙ）这样一个新概念，内部 Ｂｌｏｃｋ）、输出／输入模块ｌＯＢＬｏｇｉｃ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｌｏｃｋ）和内部联机（Ｉｎｔｅｒｃｏｎｎｅｃｔ）三个部分。ＦＰＧＡ的基本特点主要有：（１）采用ＦＰＧＡ设计ＡＳＩＣ电路，用户不需要投片生产，就能得到合用的芯片。（２）ＦＰＧＡ可做其他全定制或半定制ＡＳＩＣ电路 的中试样片。（３）ＦＰＧＡ内部有丰富的触发器和Ｉ／Ｏ引脚。（４）ＦＰＧＡ是ＡＳＩＣ电路中设计周期最短、开发费用最低、风险最小的器件之一。（５）ＦＰＧＡ采用高 速ＣＨＭＯＳ工艺，功耗低，可以与ＣＭＯＳ、ＴＴＬ电平兼容。因此，ＦＰＧＡ芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。ＦＰＧＡ具有静态可重复编程和动态在系统重构的特性，使得硬件功能可以像软件一样通过编程来修改。在ＦＰＧＡ实际应用中，设计的保密和设计的可升级是 十分重要的，用单片机束配置ＦＰＧＡ可以很好的解决上述问题。用单片机配置 ＦＰＧＡ器件时，关键在于产生合适的时序。单片机可选用常用的如ＭＣＳ５１系列、ＭＣＳ９６系列、ＡＶＲ系列等均可。 Ｃｙｃｌｏｎｅ．１ｌ［１２］系列ＦＰＧＡ主要山输入输出单元ＩＯＥ、掩埋数组ＥＡＢ、逻辑 数组ＬＡＢ及内部联机组成。ＥＡＢ是在输入和输出埠加有寄存器的ＲＡＭ块，其 容量可灵活变化。所以，ＥＡＢ不仅可以用于内存，还可以事先写入查表值来用它构成如乘法器、纠错逻辑等电路。当用于ＲＡＭ时，ＥＡＢ可配制成多种形式的 字宽和容量。Ａｌｔｅｒａ公司ＦＰＧＡ器件Ｃｙｃｌｏｎｅ．ＩＩ系列的组成主要包括：（１）逻辑１２江苏大学硕士学位论文数组，由多个逻辑数组块’（ＬｏｇｉｃＡｒｒａｙＢｌｏｃｋｓ，ＬＡＢｓ）排列而成，用于实现大部分逻辑功能；（２）在芯片四周分布着可编程的输入输出单元（Ｉｎｐｕｔ／ＯｕｔｐｕｔＥｌｅｍｅｎｔｓ，ＩＯＥｓ），提供封装引脚与内部逻辑之间的连接接口；（３）丰富的多层互连结构的可编程联机；（４）片上的随机１竽取块状ＲＡＭ；（５）锁相环（ＰＬＬ），用于时钟的锁定与同步、能够实现时钟的倍频和分频；（６）高速的硬件乘法器，有助于实现高性能的ＤＳＰ功能。 ＦＰＧＡ是由存放在片内ＲＡＭ中的程序来设置其工作状态的，因此，工作时需要对片内的ＲＡＭ进行编程。用户可以根据不同的配置模式，采用不同的编程方式。加电时，ＦＰＧＡ芯片将ＥＰＲＯＭ中数据读入片内编程ＲＡＭ中，配置完成以后，ＦＰＧＡ进入工作状态。掉电后，ＦＰＧＡ恢复成白片，内部逻辑关系消失， 因此，ＦＰＧＡ能够反复使用。ＦＰＧＡ的编程无须争用的ＦＰＧＡ编程器，只须用通 用的ＥＰＲＯＭ、ＰＲＯＭ编程器即可。当需要修改ＦＰＧＡ功能时，只需换一片ＥＰＲＯＭ 即可。这样，同一片ＦＰＧＡ，不同的编程数据，可以产生不同的的电路功能。因 此，ＦＰＧＡ的使用灵活。 ＦＰＧＡ的编程技术。目前有三种基本的ＦＰＧＡ编程技术：ＳＲＡＭ、反熔丝、 Ｆｌａｓｈ。其中，ＳＲＡＭ是迄今为止应用范围最广的架构，主要因为它速度快且具 有可重编程能力，而反熔丝ＦＰＧＡ只具有一次可编程（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ，ＯＴＰ）能力。基于Ｆｌａｓｈ的ＦＰＧＡ是ＦＰＧＡ领域比较新的技术，也能提供可重编程功能。基于ＳＲＡＭ的ＦＰＧＡ器件经常带来一些其他的成本，包括：启动ＰＲＯＭＳ支持安全和保密应用的备用电池等等。基于Ｆｌａｓｈ和反熔丝的ＦＰＧＡ没有这些隐 含成本，因此可保证较低的总系统成本［１３］。３．２Ｏｕａｒｔｕｓ ＩＩ５．０㈨开发基本步骤Ａｌｔｅｒａ公司上一代的ＰＬＤ丌发软件使用者众多［１ ２｜。目前Ａｌｔｅｒａ已经停止开发Ｍａｘｐｌｕｓ ＩＩ，而转向Ｑｕａｒｔｕｓ ＩＩ软件平台。而Ａｌｔｅｒａ公司新一代ＰＬＤ丌发软件 Ｑｕａｒｔｕｓ １１ｗｅｂｅｄｉｔｉｏｎ更是适合大规模ＦＰＧＡ的丌发。Ｏｕａｒｔｕｓ ＩＩ开发流程基本分成４个步骤：１３江苏大学硕士学位论文１．设计输入Ｏｕａｒｔｕｓ ＩＩ软件的设计文件可以来自Ｏｕａｒｔｕｓ ＩＩ设计输入工具 或各种工业标准的ＥＤＡ设计输入工具Ｑｕａｒｔｕｓ ＩＩ强大的集成功能允许信息在各种应用程序间自由交流，设计者可在一个工程内直接从某个设计文件转换到其他 任何设计文件，而不必理会设计文件是图形格式、文本格式，还是波形格式。ＱｕａｒｔｕｓＩＩ具有如下的多种设计输入方法：原理图输入与符号编辑、硬件描述语言、波形设计输入、平面图编辑以及层次设计输入。如此众多的设计方法帮助设计者轻松地完成设计输入。 ２．项目处理Ｏｕａｒｔｕｓ ＩＩ处理一个设计时，软件编译器读取设计文件信息，产生用于器件编程、仿真、定时分析的输出文件。消息处理器可以自动定位编译 过程中发现的错误，编译器还可以优化设计文件。项目处理包括以下基本步骤：（１）消息处理器自动定位错误； （２）逻辑综合与试配； （３）定时驱动编译； （４）设计规则检查； （５）多器件划分；本设计主要采用Ｖｅｒｉｌｏｇ＿ＨＤＬ语言描述方法。硬件描述语言ＨＤＬ（ＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。它可以使数字逻辑电路设计者利用这种语言来描述自己的设计思想，然后利用电子设计自动化（ＥＤＡ）工具进行仿 真，自动综合到门级电路，再利用ＡＳＩＣ或ＦＰＧＡ实现其具体功能。在硬件描述语言出现之前，已经有很多成功的软件设计语言，比如：Ｆｏｒｔｒａｎ、Ｐａｓｃａｌ和Ｃ等，为什么不用这些语言描述硬件？因为这些软件设计语言较合适描述顺序执行的 程序，却难以描述硬件的并发行为；软件设计语言中没有时序概念，难以描述信 号间的时序关系。 硬件描述语言自出现起，发展非常迅速，已经成功应用在数字逻辑设计的各 个阶段，包括设计、仿真、验证、综合等，它ｆｆＪｘ，ｔ设计自动化起到了极大的推动１４江苏大学硕士学位论文作用。Ｖｅｆｉｌｏｇ ＨＤＬ语言［１５］是硬件描述语言中的一种，它是在１９８３年由Ｇａｔｅ ＷａｙＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ公司的Ｐｈｉｌ Ｍｏｏｒｂｙ首创。在１９８４年一１９８５年，Ｍｏｏｒｂｙ设计出第一个关于Ｖｅｒｉｌｏｇ－ＸＬ的仿真器，１９８６年，他对Ｖｅｒｉｌｏｇ ＨＤＬ的发展又做出了另一个巨大的贡献，即提出了用于快速门级仿真的ＸＬ算法，使仿真速度有了 很大提高。随着这种仿真器的流行，Ｖｅｒｉｌｏｇ ＨＤＬ语言得到迅速发展。１９８９年， Ｃａｄｅｎｃｅ公司收购了Ｇａｔｅ Ｗａｙ公司，Ｖｅｒｉｌｏｇ ＨＤＬ语占成为Ｃａｄｅｎｃｅ公司的私有 财产。由于Ｖｅｒｉｌｏｇ私有性，妨碍了使用者之间的交流与共享，为与ＶＨＤＬ语言 竞争，１９９０年，Ｃａｄｅｎｃｅ公司决定公开Ｖｅｒｉｉｏｇ ＨＤＬ语言。基于Ｖｅｒｉｌｏｇ ＨＤＬ的 优越性，ＩＥＥＥ于１９９５年制定了Ｖｅｒｉｌｏｇ ＨＤＬ的ＩＥＥＥ标准，即ＶｅｒｉｌｏｇＨＤＬｌ３６４．１９９５。采用Ｖｅｒｉｌｏｇ语言设计的优点有以下几点： （１）作为一种通用的硬件描述语言，Ｖｅｒｉｌｏｇ易学易用，因为在语法上它与Ｃ语言非常类似，有Ｃ语言编程经验的人很容易发现这一点。（２）同一个设计，Ｖｅｒｉｌｏｇ语言允许设计者在不同层次上进行抽象。Ｖｅｒｉｌｏｇ语言中提供开关级、门级、ＲＴＬ级和行为级支持，一个设计可以先用行为级语法描述它的算法，仿真通过后，再用ＲＴＬ级描述，得到可综合的代码。 （３）Ｖｅｒｉｌｏｇ语言支持广泛，基本上所有流行的综合器、仿真器都支持Ｖｅｒｉｌｏｇ。（４）所有的后端生产厂商都提供Ｖｅｒｉｌｏｇ的库支持，这样在制造芯片时，可以有更多的选择。（５）能够描述层次设计，可使用模块实例结构描述任何层次，模块的规模可以是任意的，语言对此没有任何限制。（６）ＶｅｒｉｌｏｇＨＤＬ语言的描述能力可以通过使用编程语言接口（ＰＬＩ）机制进一步扩展。ＰＬＩ允许外部函数访问Ｖｅｒｉｌｏｇ模块内部信息、允许设计者通过软件 程序与仿真器进行交互。 （７）Ｖｅｒｉｌｏｇ语言对仿真提供强大的支持，虽然现在出现了专门的用于验证的语言，但用Ｖｅｒｉｌｏｇ语占直接对设计进行测试任然是大部分工程师的首选。江苏大学硕士学位论文基于Ｖｅｒｉｌｏｇ的ＦＰＧＡ的设计有两种方法：自顶向上（ｔｏｐ－ｄｏｗｎ）和自低向 上（ｂｏｔｔｏｍ．ｕｐ）。图３．１为基于Ｖｅｒｉｌｏｇ的ＦＰＧＡ的设计流程示意图。对于简单的只有逻辑设计的系统，可以不需要虚线所示的步骤；若对于一些很复杂的系统，如视频编解码芯片，则还需在系统设计规范完成后开发行为级模型，并进行仿真，检奄是否能满足系统需求。系统需求ｉ系统设计规范ｉ确定软件，硬件划分Ｉ逻辑总体设计方案Ｉ软件总体设计方案ｌ逻辑详细设计方案ｉ软件详细设计方案ｌ逻辑编码ｉ软件编码ｉ功能验证ｌ软件验证软硬件协同验证ｉ综合布局布线时序验证ｉ主板调试图３－１ ＦＰＧＡ设计流程示意图１６江苏大学硕士学位论文３．３任意波形发生器的ＦＰＧＡ实现早期的ＤＤＳ系统使用分离的数字器件搭接，随着整个电路系统运行频率的升高，采用分离器件构建的ＤＤＳ电路有其自身无法克服的缺点，主要表现在电磁兼容和系统工作频率上。后来出现的专用ＤＤＳ芯片极大的推动了ＤＤＳ技术的发展，但专用ＤＤＳ芯片价格昂贵，且无法实现任意波形输出，近来，ＣＰＬＤ及ＦＰＧＡ的发展为实现ＤＤＳ提供了更好的技术手段。 ＦＰＧＡ的应用不仅使得数字电路系统的设计非常方便，并且还大大缩短了系 统研制的周期，缩小了数字电路系统的体积和所用芯片的品种。而且它的时钟频率已可达到几百兆赫兹，加上它的灵活性和高可靠性，非常适合用于实现波形发生器的数字电路部分。 用ＦＰＧＡ设计ＤＤＳ电路比采用专用ＤＤＳ芯片更为灵活。因为，只要改变 ＦＰＧＡ中的ＲＯＭ数据，ＤＤＳ就可以产生任意波形，因而具有相当大的灵活性。 相比之下ＦＰＧＡ的功能完全取决于设计需求，可以复杂也可以简单，而且ＦＰＧＡ芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。另外，将ＤＤＳ设计嵌入到ＦＰＧＡ芯片所构成的系统中，其系统成本并不会增加多少，而购买专用ｊ吝片的价格则是前者的很多倍。因此， 采用ＦＰＧＡ来设计ＤＤＳ系统具有很高的性价比。 用ＦＰＧＡ可以非常方便的实现ＤＤＳ系统的数字电路环节，且可现场编程进行电路的修改。在ＤＤＳ系统中，ＦＰＧＡ的主要完成：（１）保存频率字；（２）保存 相位字；（３）构成相位累加器，产生波形ＲＡＭ的地址；（４）形成波形ＲＡＭ。１７江苏大学硕士学位论文３．３．１ＦＰＧＡ设计流程波形选择控制字 波形选择寄存器 相位控制字 相位字寄存器 频率控制字 频率字寄存器Ｉ Ｉ频率字累加器Ｉ 寻址累加器 ｌ波形数据存储外部时钟 ＰＩ，ｌ，倍频 ＰＬＬ倍频输出 图３－２ ＦＰＧＡ设计框图ＦＰＧＡ的主要功能是：（１）产生与￥３Ｃ２４４０的接口电路，使其能够接受ＡＲＭ处理器控制信号；（２）保存频率字，并构成相位累加器，产生与主时钟相同频率的ＲＡＭ寻址字；（３）用内部的存储块构成存放多种波形数据的ＲＯＭ，并通过相应的控制线进行选择；（４）构造出两个多波形选择输出的输出通道，其中的一路通道可具备移相功能；（５）用内部的ＰＬＬ倍频外部低频品振源，并输出与主时钟同 频的时钟，驱动片外高速Ｄ／Ａ。该系统可实现常规固定波形输出和任意波形输出。其中相位累加器是一个带 有累加功能的３２位加法器，它以设定的频率控制字Ｋ作为步长来进行加法运算，当其和满时清零，并进行重新运算。相位寄存器是一个８位寄存器，它接受ＡＲＭ处理器发送来的相位控制字数据并进行寄存，当下一个时钟到来时，输入寄存的数据，对输出波形的频率和相位进行控制。波形查找表ＲＯＭ及ＲＡＭ是ＤＤＳ的关键部分，设计时首先需对时域波形进行采样，将采样的波形数据储存到波形查找表ＲＯＭ及ＲＡＭ中，每一位地址对应一个波形点的数值，任意波形数据寄 存器接受ＡＲＭ处理器送来的任意波形数据数据。整个系统各模块是在同步时钟信 号ＣＬＫ的控制下协调工作的。１８江苏大学硕士学位论文３．３．２ＦＰＧＡ设计模块划分图３－３ＦＰＧＡ设计模块流程图整个设计有一个项层模块，按照功能要求划分成三个功能模块，其中第二个 模块足ＤＤＳ核心模块，比较复杂，又划分成６个模块。如图３－３所示：任意波形发生器的ＦＰＧＡ的电路设计主要是用ＦＰＧＡ设计ＤＤＳ的核心部分最ＩＪ）ｃＨ位加法 器、控制字输入寄存器、流水线累加器，波形查找表、任意波形数据寄存器。 ３．３．３时钟模块图３－４时钟倍频模块根据耐奎斯特采样定理要得到输出频率为２０ＭＨｚ的信号，其所输入的信号时钟频率必须达５０ＭＨｚ以上。采样频率越高，输出波形的平坦度越好，同时１９江苏大学硕士学位论文波形的的采样点数也越多，那么获得的波形质量也就越好。本设计中的ＤＤＳ模块是一高速模块，所以对系统时钟就有很高的要求，不仅需要有较高的频率，而 且还要有非常高的稳定性，如果在ＦＰＧＡ的时钟端直接加一高频晶振，不仅时钟不稳定，而且功耗大，费用高，在本设计中，直接调用Ａｌｔｅｒａ公司的ＰＬＬ核， 在ＦＰＧＡ时钟端只需加一低频晶振，通过ＦＰＧＡ内部ＰＬＬ倍频达到系统时钟要 求。图３－４为用Ｍｅｇａ ＷｉｚａｒｄＰｌｕｇ―ＩｎＭａｎａｇｅｒ生成的ＰＬＬ的实例图，图中输入端，外接系统时钟，两个输出端，一个是内部ＤＤＳ的系统时钟，另一个为数模转换的控制时钟，两个时钟都足都一个ＰＬＬ产生的，所以，输出的时钟相位偏移在允许范围内。３．３．４４８位寄存器设计本设计采用了４８位寄存器，用来存储从ＡＲＭ处理器读取的４８位控制信号。其中控制信号的低１６位用于作波形的选择，相位的偏移。控制信号的高３２位当作频率控制字使用，结合ＦＰＧＡ的累加器产生３２位地址数据。利用这个地址从波 形存储器罩将波形调用出来，输出相应的波形。ＶｅｒｉｌｏｇＨＤＬ程序：ｍｏｄｕｌｅ Ｒ―ＳＹＤＦＦ（ＲＢ，Ｄ，ＣＬＫ，Ｑ）：ｉｎｐｕｔ ｉｎｐｕｔ ＲＢ，ＣＬＫ；【４７：０】Ｄ；ｏｕｔｐｕｔ【４７：０】Ｑ； ｒｅｇ【４７：０】Ｑ；ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ＣＬＫＱ＜＝（！ＲＢ）？Ｏ：Ｄ；ＥｎｄｍｏｄｕｌｅｏｒｎｅｇｅｄｇｅＲＢ）将上述程序利用ＱｕａｒｔｕｓＩＩ ５．０仿真出来图形。２０江苏大学砸士学位论五圈３ ５ ４８位寄存嚣仿真图从仿Ａ结果ｌＪｒ以石…从外卉｜；输入的恼Ｉ）已经被存放稿ＦＰＧＡ划分｝“水的寄 存器Ｑ、ｊ巾。实现ｒ ４８１ｌ，寄存器的功能。３ ３５地址发生器设计地址发牛器模块包含柏位累加器和帕位控制器，片?｜－柑化累ＪＪｕ器足个带打祟加功能的３２他加Ｉ法器。它接ｌ收ＡＲＭ处理器送来的频率控制＋，数据并进行寄存， 它以世定的３２化频牢控制７ Ｋ作为步长米进行加法运饽，当其和满时，畦数器 清零爿逊ｊｒ晚新运并，¨｜ＤＤＳ原则可知，堪过控制频率摔制字Ｋ就ｒⅡ以力恒地控制输…频毕；，当Ｆ卟ｆ时钟到米时，输出寄存的频率和相位数据，对输｝｛｛波彤的频二年和相位进行控制。改漠块输出３２位的地址数赫！：，ｍ由ｊ设计的波形数 捌存储器椿度为１０２４点，存储容黾有限，只能取高１０位作为波Ｊ口ＲＡＭ的地址。按照设¨要求，任意波形发生器的频率分辨率要达刮１０ｍＨｚ，输出最大捌半坚达刮１ ５ＭＨｚ，…叫考虑到ＦＰＧＡ本身的特陛（时』：多位的累加器，ＦＰＧＡ的ｊ作速度足受到限制的），政任意波形发生嚣采州的系统时钟是４０ＭＨｚ，相位累＿ｊＪ｜ｌ器为３２ｂｉｔ，这样ｍ△矗。．＝Ｌ，２”ｕＪ得△￡¨．，＝９３１ｘ１０３ｌｌｚ，ｌＤｍＨｚ。小设汁选用的ＦＰＧＡ＊＃件是ＥＰ２Ｃ３５Ｆ６７２Ｃ６，通过仿真，当直接聚州３２ｂｉｔ累加柞㈨¨候．系统时钟最大只能达到约２５Ｍｔｌｚ。显然是达小到改¨要求的，』新以必须改进牛¨ 似累加器的结构，他之达至】．史高的Ｔ作迷度。在削Ｊ≯电路世汁中为了提高Ｉ。作述２ｌ江苏大学硕士学位论文度，流水线结构是一种常用的设计方法。累加器采用流水线结构来实现，简单而 言，就是把一个位数很长的加法，拆成Ｎ个位数较短的加法，在Ｎ个时钟周期内做完，然后输出结果，Ｎ就是流水线的级数。采用流水线结构以后，由于加法 器的字长变短了，对于ＦＰＧＡ来讲，加法器字长变短，对于提高工作频率是十分有帮助的。当然，流水线结构的使用，并不能无限制地提高电路的工作速度，这是因为，流水线结构是一种用电路规模换取工作速度的设计方法，提高工作速度的代价是电路设计的复杂化。流水线结构累加器要比普通的累加器结构复杂得 多，由于累加不在一个时钟周期内完成，内部需要大量的寄存器保存中间变量。 随着流水级数的提高，电路复杂程度将大大增加，当电路的复杂程度达到一定量 级的时候，流水线所带来的性能改进，和电路本身由于结构复杂所带来的性能下 降相抵消的时候，流水线结构就不再具有提高电路工作频率的作用了。对于不同 的器件米说，采用多少级流水对性能的提升比较大要通过仿真试验才能得到一个 比较肯定的值。 下面是基于流水线技术的加法器与寄存器结合在一起的相位累加器设计。八位相位累加器的四级流水线设计，加法器采用５级锁存，４级加法，最前 的一级实现２位数的相加，后面３级加法器实现２位数与一个进位的相加，整个加法器的速度由２位加法器决定，Ｖｅｒｉｌｏｇ ＨＤＬ源程序如下所示。Ｖｅｒｉｌｏｇ ｍｏｄｕｌｅＨＤＬ程序：ａｃｃ＿ｐｉｐｅｌｉｎｅ４ｊ（ｓｕｍ，ｉｎａ，ｃｌｋ）；ｏｕｔｐｕｔ［７：０］ｓｕｍ； ｉｎｐｕｔ［７：０］ｉｎａ；ｉｎｐｕｔ ｃｌｋ；ｒｅｇ［７：０］ｔｅｍｐａ，ｉｎｂ，ｓｕｍ； ｒｅｇ［８：０］ｔｅｍｐｃ；ｒｅｇ ｆｉｒｓｔｃｏ，ｓｅｃｏｎｄｃｏ，ｔｈｉｒｄｃｏ；ｒｅｇ［１：０］ｆｉｒｓｔｓ；，ｔｈｉｒｄａ，ｔｈｉｒｄｂ；江苏大学硕士学位论文ｒｅｇ［５：Ｏ］ｆｉｒｓｔａ，ｆｉｒｓｔｂ，ｔｈｉｒｄｓ； ｒｅｇ【３：Ｏ】ｓｅｃｏｎｄｓ，ｓｅｃｏｎｄａ，ｓｅｃｏｎｄｂ；ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ）／／第０级锁存ｂｅｇｉｎ ｔｅｍｐａ＝ｉｎａ； ｅｎｄａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ）／／第一级加法（第０、１位相加）及锁存ｂｅｇｉｎ｛ｆｉｒｓｔｃｏ，ｆｉｒｓｔｓ｝＝ｔｅｍｐａ［１：Ｏ］＋ｉｎｂ［１：０】； ｆｉｒｓｔａ－－ｔｅｍｐａ［７：２］；ｆｉｒｓｔｂ＝ｉｎｂ［７：２］；ｅｎｄａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ）／／第四级加法（第６、７位相加）及锁存ｂｅｇｉｎｔｅｍｐｃ２｛ｔｈｉｒｄａ［１：Ｏ］＋ｔｈｉｒｄｂ［１：Ｏ］＋ｔｈｉｒｄｃｏ，ｔｈｉｒｄｓ｝； ｓｕｍ－－ｔｅｍｐｃ［７：Ｏ］；ｉｎｂ－－ｔｅｍｐｃ［７：０］；ｅｎｄ ｅｎｄｍｏｄｕｌｅ２３江苏大学硕士学位论文仿真结果如下ｇｍＤ“ｋｂ№ｌ口｝目ｍＤｏⅫ蚺＊ｎｉｆｅ％‰ｗｈｔｇ吐一ｌｓ ８“型Ｍ蚶’ｏ｝：洲卜ｌ口ｌ口．吐ｍ｝∞嘲 矗Ｉ Ｂ｛””｝¨∞ｏｔ！１４９“ｌ”９”邶｝Ｍ ２”９Ｍ泖９Ⅱｏ ９Ⅱ”９“４００ ｏⅡ“９ Ｍ｛”，Ｍ一一――几１ｎ ｎｎｌ ｎ ｎｌ ｎ叽ｍ ｎｎｌ ｎｎｎｌ ｎ ｒｎｎｎ ｎ１ ｎｌｌｌｎｒ ｎｎｌｎ眦ｎ ｎｆ ｎ ｎｎ ｎ ｎ ｎ『∞ｍ∞【∞ｌｌ嘲１∞．０１１０：Ⅲｔｎｍ』―』＿＿―上』―Ｌ上ｊＬ！Ｊ―５＿』』―Ｌ三上ＵＪＵＪＬ上刖罔３―６采用流水线姑蕞的累加器３２何相位累加器的流水线泼训ｎ勺仿真结粜如Ｈ ３－６所不，是由４个８位加法器半联而成。其中ｉｎａ ｍ为相位累加器的输入控制’，，在澄训饩接数牛频率合成器时根＿【Ｉｌ｝所需的捌率拧制，’力¨以世定。ｑ为裂加后的输出结粜。３ ３６波形数据存储器的设计蕊翅逍碰姑龃勤拦越誓毯丝盔砬泌琏茹越拦垃菠蕊盔适誊若澎盔盆警警醢篁翟裔ｉ：■ ｝一ｄ…。ｔ ｍｃｈｈ…鲤ｔｇ§§§ｌ一｝：最窘嚣：：：艘．翟盛ｂ招。ｍｌ毒可―］＝篡篇４基纛。㈡： ““山“。…““”叫肿““…＊。 ｌ １“二竺“｝ ‘。。。。１。。。…ｍ“小’ｍ“１’ｍ１’“‘ｉ＊？＋！。。。：ｃ…，一，。。。，。。“．【波形数据ＲＯｌｌ就是存放波形数据的存储器，大多波形发生器产品都将波形数 据存放在外部的ＲｏＭ中，这样使得各部分结构清晰，测试、维护更加方便但由于 ＲＯＭ本身读取速度慢的缺点，使得整个系统性能下降，工作频率Ｆ降，为了解决以上问题，本设计使用的是用ＦＰＧＡ设计出ＲＯＭ，在ＦＰＧＡ中存放波形数据，这罩 又一次用到了Ｑｕａｒｔｕｓ ＩＩ中的ＭｅｇａＭｅｇａ Ｗｉｚａｒｄ Ｐｌｕｇ―Ｉｎ Ｗｉｚａｒｄ Ｐｌｕｇ―ＩｎＭａｎａｇｅｒ来生成一个ＲＯＭ。Ｍａｎａｇｅｒ的设置图如图３―７。根据设计的要求，经过七步的设置，就可以生成一个ＲＯＭ的ＩＰ核。当在波形ＲＯＭ中固化所需波形的一个 周期的幅度值后，由地址发生器产生的地址对波形ＲＯＭ寻址，依次可取出送至Ｄ／Ａ转换及滤波后即可得到所需的模拟波形输出。计算波形数据可以有两种方 法：Ｃ语言与ｍａｔｌａｂ计算。这里列举一种利用Ｃ语言编程计算正弦波、方波、 三角波、锯齿波等四种固化波形的一个周期的１０２４点的幅度数据的程序及结果。以正弦波为例：计算公式如下ｆｏｒ（ｎ＝０；ｎ＜＝Ｎ．１；ｎ＋＋） ｛ｙ：１２７．５＋１２７．５母ｓｉｎ（ｎ卡３．１４１５９３６５３５／１２８）；产生的数据如图３．８所示。图３－８波形数据存储表２５江苏大学硕士学位论五２、ＶｅｒｉｌｏｇＩＩＤＬ程序：ｍｏｄｕｌｅ ＲＯＭ８（ａｄｄｒｅｓｓ，ｉｎｃｌｏｃｋ，ｑ１＇ｉｎｐｕｔ ｏｕｔｐｕｔ［７：０】ａｄｄｒｅｓｓ；ｉｎｐｕｔ ｆ７：０】ｑＴＳＵｂ ｗｉｒｅ０；ｉｎｃｌｏｃｋ；ｗｉｒｅ【７：０Ｊｗｉｒｅ【７：０］ｑⅧｂＩｐｍ ｔｏｍ Ｉｐｍｗｉｒｅ０［７：０］；１０ｌｌｌｃｏｍｐｏｎｅｎｔ（．ａｄｄｒｅｓｓ（ａｄｄｒｅｓｓ）ｉｎｃｌｏｃｋ（ｉｎｃｌｏｃｋ），ｑ（ｓｕｂ ｗｉｒｃＯ），ｍｅｍｅｎａｂ（），ｏｕｌｃｌｏｃｋ（））；ｄｅｆｐａｒａｍ Ｉｐｍ ｔｏｍ ｃｏｍｐｏｎｅｎｌ ｉｍｃｎｄｅｄ ｄｅｖｉｃｅ Ｉｈｍｉｌｙ＝“ＡＣＥＸｌＫ”， ｌｐｍ ｒｏｍ ｃｏｍｐｏｎｅｎｔ Ｉｐｍ ｗｉｄｔｈ２８．３ｉｐｍ―ｒｏｍ―ｃｏｍｐｏｎｅｎｔ ｌｐｍ ｘ～ｉｄｔｈａｄ８，［ｐｍ―ｔｏｍ ｃｏｍｐｏｎｅｎｔ Ｉｐｍ ａｄｄｒｅｓｓ ｃｏｎｌｍｌ’１ＲＥＧＩＳＴＥＲＥＤ”， ｌｐｍ ｒｏｍ ｃｏｍｐｏｎｅｎｔ ｔｐｍ ｏｕｔｄａｌａ２”ＬⅢＲＥＧＩＳＴＥＲＥ∥．Ｉｐｍ ｔｏｍ ｃｏｍｐｏｎｃｎｔ Ｉｐｍ ｔｉｌｅ ２”ＳｌＮＩ）Ａｌｎ ＭＩＦ”， Ｉｐｍ ｒｏｎｌ―ｃｏｍｐｏｎｅｎｌ Ｉｐｍ ｔｙｐｅ一“ＬＰＭ ＲＯＭ”， ｅｎｄｍｏｄｕｌｅ凋川上述羊！ｌ！序，将ＲＯＭ表中的数据蛹…，可形成最后的被膨。下而以ｌＦ弦 波为例ｒ。３２位ｎ：弦波仍真图如Ｆ：㈨…Ｔｉ静ｋ１５ ８ｎｓ型‰ｉ∽．４９．ｎⅡＩⅡｌ＂ａｌ１＂”ＰＳ ８“５Ｔ３３ ４７ＭＳｔ口ｔ：ｎ：１８Ｐｍ ２蚰ｐⅡＥ锄ｐＭ埘ｐ一ｎＥ４”ＰⅡ５６０ Ｐｎｓ６｛。９“画社 ――田ｌ吐１ｎ ｕ铆００。（ 田ｑ１ｕ１２８咖哪０唧叽朋唧唧叽彻删唧咖帅舢哪０叽邢叭ｍｍ叽眦ｍ Ｅ８㈣Ｊ ！垫 ＾ ！ｉ！ Ｘ ！苎 Ｍ ！塑 Ｘ ！塑 Ｉ图３－９ ３２位正弦波仿真囤露 陲３ ３图３－１ Ｏ使用ｓｉｇｎａｌＴａｐ ＩＩ生成的正弦波仿真目７任意波形模块设计这是一个￥１１Ｘ十简币的模块。首先掣确定波形ＲＡＭ的深度和’｝：Ｋ，ＩｆＩ ｆ仟意波形发牛器设ｍ巾选择的ＤＡＣ的宁Ｋ是８位，仪明显波形ＲＡＭ ｆ一７ Ｋ也应浚足８位：山ｒ选扦的地址线何数为１２化（即相位累加器输出的岛１２忙），．，址。≯｜１１．为４Ｋ（４０９６）个单元，则改训的ＲＡＭ存储卒ｎＵ心为４０９６×８ｂｉｉ＝３２７６８ｂｉｔｓ，…于本蹬ｉｆ所选择的ＦＰＧＡ内椰ＲＡＭ蛀人川配胃为５９９０４ｂｉｔｓ，完伞可以满足 ３２７６８ｂｉｌｓ的ＲＡＭ空¨醴计。』衍以波形ＲＡＭ设计为宁长８俯，地川线１２忙。针对任意波形发牛器与竹通ＤＤＳ的小Ｍ，波形ＲＡＭ的设计主璎要求，ＲＡＭ Ｈ订读。，ｊ两个端口，这样ＩⅡ以通过曲套地址系统，力便地进行ＲＡＭ内容业新， 即刈ＲＡＭ的写操作；波形缸度量化数据的输Ｈ｛，即时ＲＡＭ的读操作。结台 ＡＩＳＩＥＲＡ公?ｄ ＦＰＧＡ的特一ｊ，，选择了Ｅ１１２Ｃ３５Ｆ６７２Ｃ６这个芯片内部的毅ｆ 来实现这个功能，如罔３―１１所示。ＲＡＭ闱３一１１双口ＲＡＭ示意图江苏大学硕士学位论文芯片内部的双口ＲＡＭ具有读地址和写地址两组地址线，数据线也分成了读数据线和写数据线两组。这样波形ＲＡＭ的设计就非常简单了，将写数据线、写 地址线和单片机的数据线、地址线相连，用单片机更新ＲＡＭ中的数据；将读地址线和读数据线分别与丰Ｈ位累加器的输出和ＤＡＣ的数据输入相连，读数据线上即输出了波形幅度量化数据。３．３．８ＦＰＧＡ实现串口设计 ＦＰＧＡ通过串口和ＡＲＭ进行通信，所以在ＦＰＧＡ上需要实现串口模块。ＲＳ一２３２使用异步通讯协议。数据的传输没有时钟信号，接收端必须有某种方式，使之与 接收数据同步。对于ＲＳ一２３２是这样处理的：１串行线缆的两端事先约定好串行传输的参数（传输速度、传输格式等）。 ２当没有数据传输的时候，发送端向数据线上发送”ｌ”。 ３每传输一个字节之前，发送端先发送一个”０”来表示传输已经开始。这样接收端便可以知道是否有数据。４开始传输后，数据以约定的速度和格式传输，所以接收端可以与之同步。 ５每次传输完成一个字节之后，都在其后发送一个停止位（”ｉ”）。系统使用串行连接的最大速度１ １５２００波特，ＦＰＧＡ通常运行在远高ｌ１５２００Ｈｚ的时钟频率上，这就意味着需要用一个较高的时钟来分频产生尽量接近于ｌ１５２００Ｈｚ的时钟信号。从１．８４３２ＭＨｚ的时钟产生通常ＲＳ一２３２芯片使用１．８４３２ＭＨｚ的时钟，这个时钟很容易产生标准的波特率，所以只需要将１．８４３２ＭＨｚ １６分频便可得到１ １５２００Ｈｚ的时钟。代码如下： ｒｅｇ［３：０］ＢａｕｄＤｉｖＣｎｔ： ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ）ＢａｕｄＤｉｖＣｎｔ＜＝ＢａｕｄＤｉｗｉｒｅ ｖＣｎｔ＋１：ＢａｕｄＴｉｃｋ＝（ＢａｕｄＤｉｖＣｎｔ＝＝１５）：所以”ＢａｕｄＴｉｃｋ”每１６个时钟周期需要置位一次，从而从１．８４３２ＭＨｚ的时钟得到１ １５２００Ｈｚ的时钟。江苏大学硕士学位论文设计目的如下，１ＲｘＤＩＬ１．当ＲｘＤ线上有数据时，接收模 块负责识别ＲｘＤ线上的数据ｉｒｄｅＳｅ ｒＩａ７●。●Ｌ７Ｒ’二７ｄａｔａ：ＩｉＺ ｃｌｋ－Ｌｒｅｒｄ甜ａ―ｒｅａｄｙ－７２．当收到一个字节的数据时，锁存接收到的数据到”ｄａｔａ”总线，并使 ”ｄａｔａ＿ｒｅａｄｙ”有效一个周期。图３－１２ ＲＳ２３２接受模块只有当”ｄａｔａ＿ｒｅａｄｙ”有效时，”ｄａｔａ”总线的数据才有效，其它的时间罩不要 使用”ｄａｔａ”总线上的数据，因为新的数据可能已经改变了其中的部分数据。异步接收机必须通过一定的机制与接收到的输入信号同步（接收端没有办法得到发送断的时钟）。这罩采用如下办法。１．为了确定新数据的到来，即检测开始位，使用几倍于波特率的采样时钟对接收到的信号进行采样。 ２．一旦检测到”开始位”，再将采样时钟频率降为己知的发送端的波特率。典型的过采样时钟频率为接收到的信号的波特率的１６倍，系统使用８倍的采样时钟。当波特率为１ １５２００时，采样时钟为９２１６００Ｈｚ。 首先，接受到的”ＲｘＤ”信号与时钟没有任何关系，所以采用两个Ｄ触发器对 其进行过采样，并且使之时钟同步。 ｒｅｇ［１：０］ＲｘＤ―ｓｙｎｃ： ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ）ｉ ｆ（Ｂａｕｄ８Ｔｉ ｃｋ）ＲｘＤ＿ｓｙｎｃ＜＝｛ＲｘＤ―ｓｙｎｃ［０］，ＲｘＤ）：首先对接收到的数据进行滤波，这样可以防止毛刺信号被误认为是开始信号。 ｒｅｇ［１：ｏｌｒｅｇＲｘＤ―ｃｎｔ；ＲｘＤ＿ｂｉｔ：ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ） ｉｆ（Ｂａｕｄ８Ｔｉｃｋ）江苏大学硕士学位论文ｂｅｇｉｌ３ｉｆ（ＲｘＤ＿ｓｙｎｃ［１］＆＆ＲｘＤ―ｃｎｔ！＝２’ｂ１１）ＲｘＤ―ｃｎｔ＜＝ｌｔｘＤ―ｃｎｔ＋１：ｅｌＳｅ ｉ ｆ（、ＲｘＤ＿ｓｙｎｃ［１］＆＆ＲｘＤ―ｃｎｔ！＝２’ｂＯＯ）ＲｘＤ―ｃｎｔ＜＝ＲｘＤ―ｃｎｔ一１： ｉ ｆ（ＲｘＤ―ｃｎｔ＝＝２’ｂＯＯ）ＲｘＤ―ｂｉ ｔ＜＝０： ｅｌｓｅｉｆ（ＲｘＤ―ｃｎｔ＝＝２’ｂ１１）ＲｘＤ―ｂｉｔ＜＝１：ｅｎｄ一旦检测到”开始位”，使用如下的状态机可以检测出接收到每一位数据。 ｒｅｇ［３：Ｏ］ｓｔａｔｅ： ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅ ｃｌｋ） ｉｆ（Ｂａｕｄ８Ｔｉｃｋ） ｃａｓｅ（ｓｔａｔｅ） ４’ｂ００００：ｉｆ（’ＲｘＤ―ｂｉ ｔ）ｓｔａｔｅ＜＝４’ｂ１０００：／／ｓｔａｒｔ ４’ｂ１０００：ｉｆ（ｎｅｘｔ＿ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ１００１：／／ｂｉｔ ４’ｂ１００１：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ１０１０：／／ｂｉｔ ４’ｂ１０１０：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ１０１１：／／ｂｉｔ ４’ｂ１０１１：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ１１００：／／ｂｉｔ ４’ｂ１１００：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂｌ １０１：／／ｂｉｔ ４’ｂ１１０１：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ１１１０：／／ｂｉｔ ４’ｂ１１１０：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ１１１１：／／ｂｉｔ ４’ｂ１１１１：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ０００１：／／ｂｉｔ ４’ｂ０００１：ｉｆ（ｎｅｘｔ―ｂｉｔ）ｓｔａｔｅ＜＝４’ｂ００００：／／ｓｔｏｐｄｅｆａｕｌｔ：ｓｔａｔｅ＜＝４’ｂ００００： ｅｎｄｃａｓｅ ０ １ ２ ３ ４ ５ ６ ７ ｂｉｔ ｂｉ ｔ ｆｏｕｎｄ？ｒｅｇ［２：０］ｂｉｔ―ｓｐａｃｉｎｇ：３０江苏犬学硕士学位话ｚ，１１ｗａｙｓ＠（ｐｏｓｅｄｇｅ Ｃｌｋ）１ｆ（ｓｔａｔｅ－－Ｏ）ｂｉｔ ｅＩｓｐａｃ Ｌｎｇ＜０ｓｅｌｒ（Ｂａｕｄ８１ ｉ ｃｋ）ｈＩ【一ｓｐａｃｉ ｎｇ（２ ｈ¨一ｓｐａｃＩ ｎｇ｝Ｉ，ｗ【ｒｅｎｅｘ ＬｂＩｔ（ｂｉｔｓｐａＩ：Ｉｎｇ＝７），最后使用一个移位寄存嚣来存储接受到的数据。 ｒｅｇ【７：０］ＲｘＩ）ｄａｔａ； ａｌｗａｙｓ＠（ｐｅｓｅｄｇｅｃｌｋ）ｉ ｆ（Ｂａｕｄ８Ｔｉ ｃｋ＆＆ｎｅｘｔ ｂｉｔ＆＆ｓｌ。ｉＩｌ】【３ｊ）Ｒｘｌ）【ｌ，¨。Ｉ＜｛ＲｘＤｊ¨Ｌ，Ｎ驯ｄａｔａ［７ １］］，３ ３ ９ＦＰＧＡ设计结果报告在编潆器进行编洋时，ｊ川－的适配器模块（Ｆｉｔｔｅｒ）会Ｊｍ生改汁报告文什，它钍示了所编谱工程ｒｆＩ使用器件资溉㈣情况。设计荇可以对编译器ｃ＂的适配模块做槲火世定，川叫还”ｒ为编洋器指定报０，文件中脚专包含的信息。目３―１３ＦＰＣＡ资鼎使用圈江苏大学硕士学位论文图３―１３显示器件的资源使用情况，可以看到输入脚使用了１０个，使用率为 ２％；ＰＬＬ使用了１个，使用率为２５％；逻辑单元使用了１１９７个，使用率３％；存储单元使用了６５５３６个，使用率为１３％，在ＥＰ２Ｃ３５Ｆ６７２Ｃ６中存储单元，是一种专用化的资源，只能用于存储。３．４本章小结本章首先介绍了现场可编程门阵列ＦＰＧＡ，以及开发环境Ｑｕａｒｔｕｓ ＩＩ ５．０的优点，设计语言Ｖｅｒｉｌｏｇ ＨＤＬ的优点。在此犟础上介绍了ＦＰＧＡ的开发设计流程，然后针对本科题要求对ＤＤＳ机构进行分析，完成整体结构的设计，当中又将每 一个模块的设计进行了详细的描述。最后给出了设计的结果报告。验证了ＦＰＧＡ 设讨‘的ＤＤＳ模块的性能。３２江苏大学硕士学位论文第四章系统硬件设计４．１系统硬件总体框图图４－１系统硬件结构图 系统硬件结构如图４－１所示。图中ＡＲＭ控制核心板由￥３Ｃ２４４０处理器、ＨＹ５７Ｖ５６ １ ６２０ＣＴＰ―Ｈ２块（６４Ｍ ＳＤＲＡＭ）、Ｋ９Ｆ １ ２０８ＵＯＣ（６４ＭＦｌａｓｈ）构成ＡＲＭ９最小ＩＩＣ系统外接ＤＭ９０００Ａ完成１００Ｍ ｂｉｔ／ｓ网卡接口、外接ＲＳ一２３２接口、ＺＬＧ７２９０键箍接口、和ＬＣＤ显示接口。ＡＲＭ和ＦＰＧＡ采用串口通信方式将相应控制数据发送至ＦＰＧＡ内部寄存器，再由ＦＰＧＡ内部ＤＤＳ模块输出相应的数字波形，经过Ｄ／Ａ转换成模拟信号，最后由滤波器滤波后输出模拟波形。４．２控制模块设计控制系统由ＡＲＭ芯片￥３Ｃ２４４０模块，ＬＣＤ显示模块，矩阵键盘输入模块和其他辅助模块组成。４．２．１ＡＲＭ芯片￥３Ｃ２４４０的特点￥３Ｃ２４４０是韩国三星公司的一款基于ＡＲＭ９２０Ｔ内核的１６／３２位ＲＩＳＣ嵌入３３江苏大学硕士学位论文式微处理器，主要面向手持设备以及高性价比，低功耗的应用。运行的频率可以 达到２０３ＭＨｚ。ＡＲＭ９２０Ｔ核由ＡＲＭ９ＴＤＭＩ，存储管理单元（删Ｕ）和高速缓存三部分组成。其中ＭＭＵ可以管理虚拟内存，高速缓存由独立的１６ＫＢ地址和１６ＫＢ数据高速Ｃａｃｈｅ组成。ＡＲＭ９２０Ｔ有两个协处理器：ＣＰｌ４和ＣＰｌ５。ＣＰｌ４用于调试控制，ＣＰｌ５用于存储系统控制以及测试控制。￥３Ｃ２４４０的资源包括：?１个ＬＣＤ控制器（支持ＳＴＮ和ＴＦＴ带有触摸屏的液晶显示屏）ＳＤＲＡＭ控制器。 ３个通道的ＵＡＲＴ。 ４个通道的ＤＭＡ。???４个具有ＰＷＭ功能的计时器和一个内部时钟。?８通道的１０位ＡＤＣ。 ?触摸屏接口。?ＩＩＳ总线接口。 １个ＵＳＢ主机接口，１个ＵＳＢ设备接口。??２个ＳＰＩ接口。 ?ＳＤ接口和ＭＭＣ卡接口。 ?看门狗计数器。?１１７个通用ｉ／ｏ口和２４位外部中断源。?８通道１０位ＡＤ控制器。￥３Ｃ２４４０集成了一个具有同历功能的ＲＴＣ和具有ＰＬＬ（ＭＰＬＬ和ＵＰＬＬ）的芯 片时钟发生器。ＭＰＬＬ产生主时钟，能够使处理器工作频率最高达到２０３ＭＨｚ。 ￥３Ｃ２４４０将系统的存储空间分为８组（Ｂａｎｋ），每组的大小是１２８ＭＢ，共１ＧＢ。 ＢａｎｋＯ到Ｂａｎｋ５的开始地址是固定的，用于ＲＯＭ或ＳＲＡＭ。Ｂａｎｋ６和Ｂａｎｋ７用于ＲＯＭ，ＳＲＡＭ或ＳＤＲＡＭ，这两个组可编程且大小相同。Ｂａｎｋ７的开始地址是Ｂａｎｋ６的结束地址，灵活可变。所有内存块的访问周期都可编程。￥３Ｃ２４４０采用Ｎｇｃｓ［７：０］８个通用片选信号选择这些组。￥３Ｃ２４４０支持从ＮＡＮＤ ＦＬＡＳＨ启动，ＮＡＮＤ ＦＬＡＳＨ具有容量大，比ＮＯＲＦｌａｓｈ价格低等特点。系统采用ＮＡＮＤ Ｆｌａｓｈ与ＳＤＲＡＭ组合，可以获得非常高的性价比。 ￥３Ｃ２４４０具有三种启动方式，可以通过ｏＭ［１：０］管脚进行选择：江苏大学硕士学位论文ＯＭ［１：０］＝００‘时处理器从ＮＡＮＤ Ｆｌａｓｈ启动； ｏＭ［１：ｏ］：Ｏｌ时处理器从１６位宽的ＲＯＭ启动； ＯＭ［１：０］＝１０时处理器从３２位宽的ＲＯＭ启动。 用户可以将引导代码和操作系统镜像存放在外部的ＮＡＮＤ Ｆｌａｓｈ中，并从 ＮＡＮＤＦｌａｓｈ启动。当处理器在这种启动模式下复位时，内置的ＮＡＮＤ Ｆｌａｓｈ将访问控制接口，并将代码自动加载到内部ＳＲＡＭ。之后，ＳＲＡＭ中的引导程序将操作 系统镜像加载到ＳＤＲＡＭ中，操作系统就能够在ＳＤＲＡＭ中运行。启动完毕后，４ＫＢ的启动ＳＲＡＭ就可以用于其它用途。如果从其它方式启动，启动ＲＯＭ就要定位于 内存的起始地址空间Ｏｘ００００００００，处理器直接在ＲＯＭ上运行启动程序，而４ＫＢ启 动ＳＲＡＭ被定位于内存地址的Ｏｘ４０００００００处。￥３Ｃ２４４０对于片内的各个部件采用了独立的电源供给方式：内核采用１．８Ｖ供电；存储单元采用３．３Ｖ独立供电，对于一般ＳＤＲＡＭ可以采用３．３Ｖ，对于移动ＳＤＲＡＭ可以采用Ｖｄｄ等于 １．８／２．５Ｖ：Ｖｄｄｑ等于３．Ｏ／３．３Ｖ；Ｉ／Ｏ采用独立３．３Ｖ供电。４．２．２主控制模块主控ＡＲＭ处理器是整个系统的控制核心，它主要实现频率相位设置及键 盘显示控制，还要协调着其它各个模块工作。主控ＡＲＭ处理器与其余模块的接口 如图所示。ＳＤＲＡＭ ＨＹ ５ ７ Ｖ ５ ６ ｌ ６２ ＯＣ Ｔ Ｐ频率控制 控制面板Ｚ Ｌ Ｇ ７２ ９ ０ Ａ Ｒ Ｌ ＣＤ相位控制ＭＳ ３ Ｃ２ ４ ４ ０Ｆ ＰＧＡ Ｅ Ｐ ２ Ｃ ３ ５ Ｆ ６７ ２ Ｃ ６波形数据面９Ｆ ２０８回ＵＯＣＫ ｌ图４－２主控模块图江苏大学硕士学位论文ＡＲＭ处理器将频率控制信号，相位控制信号和波形数据发送至ＦＰＧＡ交由其运算产生相应波形。 ４．２．３键盘电路本系统采用Ｚｌ。Ｇ７２９０ １２Ｃ接口芯片，ＺＬＧ７２９０键盘／ＬＥＤ驱动器是周立功公司针对仪器仪表行业的需要自行研制的一款芯片。该芯片能自动完成８位ＬＥＤ数码管的动态扫描和（最多）６４按键检测扫描，大大减轻单片机的用于显示／键盘的工 作时问和程序负担，可使集中资源用于信号的检测和控制。由于采用１２Ｃ总线方 式使得芯片与单片机间的通讯只用２个Ｉ／Ｏ口便可完成，节省了单片机有限的口资源。该芯片为工业级芯片，抗干扰能力强，在工业测控中已有大量应用。它可采样６４个按键或传感器可检测每个按键的连击次数其基本功能如下： １、键箍去抖动处理当键被按下和放开时可能会出现电平状态反复变化称作键盘抖动若不作处理会引起按键盘命令错误所以要进行去抖动处理以读取稳定的键盘状态为准。 ２、双键互锁处理当有两个以上按键被同时按下时ＺＬＧ７２９０只采样优先级高的按键优先顺序为Ｓ１＞Ｓ２＞…＞Ｓ６４如同时按下Ｓ２和Ｓ１８时采样到Ｓ２。 ３、连击键处理当某个按键按下时输出一次键值后如果该按键还未释放该键值连续有效就像连续压按该键～样这种功能称为连击连击次数计数器ＲｅｐｅａｔＣｎｔ可区别出单 击某些功能不允许连击如开关或连击判断连击次数可以检测被按时间以防止某 些功能误操作如连续按５秒经入参数设置状态。 ４、功能键处理功能键能实现２个以上按键同时按下来扩展按键数目或实现特殊功能如ＰＣ机上的Ｓｈｉｆｔ Ｃｔｒ］Ａ１ｔ键。江苏大学硕士学位论文键盘电路原理图如下：图４－３键盘控制电路 ４．２．４显示电路显示模块采用ＡＴ０５０ＴＮ２２，分辨率为６４０＊４８０，部分连接图如图４－４所示：图４－４显示电路３７江苏大学硕士学位论文４．２．５ＳＤＲＡＭ连接电路使用两块ＨＹ５７Ｖ５６１ ６２０ＣＴＰ－Ｈ组成６４Ｍ的ＳＤＲＡＭ和￥３Ｃ２４４０连接。’’位氆泛ｅ磁＊ ∞／ｏ，｝。ｗ々 厂ｏ’：Ｗ 档＾３Ａ＇００｛ Ａ２嘲 娩 凇 泓娩，娃弘，硒，一● ５：０ｔ７＾１／越Ａ｛ ＾２ ＾３ Ａ． Ａ５ ＾７“一以／蚴 ∞’０∞，Ｃ域７＾谚，‘捞’§’７／ ∽Ⅷ／■☆《／ Ｅ＆’ａ∥‘。＾ｊ．ｒ／３：Ｍ ” 硒 触Ｄ∞ Ｏ饼ｇｍ 住‘‘ ｔＥ一’“， ―ｏ舫／一Ｌ＃。ｏｉ硒／／．”’，Ｌ＾二二ｉ＂弘∞Ａ７ ００７ ＾盆ＤＯＳ蚴 糊 瞄 瓣 ⅪＡ协Ｌ一＾“１／’＇。［二一硒，５－ｉｉＪ＾ｇ旃Ｏ镭蚴“‘５＾叼００｛０Ａ｛ｔ Ａｔ２／江“Ｈ’日砧 ∞２ｌ∞＂＾诒００；０ ＾＂ＯＯ’１ ＾｛２ ００’３Ｄ０ｔ二／Ｕ屹＆糍２＇ 王 ２‘“∞麓４８硒∞ｔ３壮 ｏ＊“１。／ 钠“ｒ一一｛３／∞｛二酿Ｌ．＃～《』７岛＂００｛：∞｛４弘耀：ｊ卜―――一 ｕ｛翻《３ｉ砒 《Ｚ：硭 Ｓ雠ⅢＥ ０淄Ｕ）伽嘲蕊爱流装二釜臣――－２呈＿Ⅵ强 Ⅵ渤ＶＤ０｛ＶＯＳＩ鞫蒸 ！：滋蹲 ∥然醛墨ｎＵ泌７＃”／８＾４ ＆毳｛∞“∞！：矾ｔ二罅掣１／Ｌ￡铆采怒 Ｓ雠窖０Ｕ（墉捌癌黼蜊Ｘ越ＶＳ鬣嘲２＿ｊ４――确ｅ饿 盘ｊ砸臣 ｝＿卫Ｖ３８∞Ｖ００‘１ 讫００２ＶＳ３ｊ∞Ｖ０∞０瞄ｊ矗＿崔ＶＳＳ０ｔ￥弱）ｅ让 Ｖ０００３寻‘Ｈ￥５７姗∞越亨嚣≯嘲 图４―５ ＳＤＲＡＭ连接图匿Ⅵ锄 髓， Ａｓｃ 缁ｌⅥ磁 Ｖ谨 Ｖ０∞０ 讫９∞Ｖ０Ⅻ ％涮Ｖ００。２彳蟹驻 “＊∞ＶＯＯ，∞菪｜嚣ｉ丑籀《№６４Ｍ４．２．６ＦＬＡＳＨ连接电路ｌ磊巷’７ｌ彩汽移｛魉图４－６ ＮＡＮＤＦＬＡＳＨ连接图ＦＬＡＳＨ采用Ｋ９Ｆ１２０８ＵＯＭＮＡＮＤＦＬＡＳＨ做为系统存放程序，内核，文件系统的存储之用。和主控芯片￥３Ｃ２４４０的连接图如图４―６所示。３８江苏大学硕士学位论文４．３模数转换电路ＤＡＢ的设计从ＲＯＭ中读出的波形幅度值，最终要经过Ｄ／Ａ转换成相应的模拟阶梯波形， 然后再通过低通滤波器输出。理想的ＤＡＣ是一个采样保持系统，一个数码被转换为一个模拟值并在整个采样周期内保持其值，在输出瞬问从一个模拟值变化到另 一个模拟值。然而ＤＡＣ并不足理想的，它的输出具有有限的转换时间，存在相关码突变，这是一个短暂的输出误差，其幅度和宽度是输入编码的变化函数。本课 题使用的ＤＡＣ器件是ＡＤ公司的９７１３Ｂ １００ＭＳＰＳ高速芯片，它有以下几个优点：速度快（１００Ｍ的转换速率）、精度高（１２位分辨率）、转换噪声低（ＳＦＤＲ１Ｍｔｔｚ：７０ｄｂｃ）、功耗低；ＥＣＬ／ＴＴＬ电平兼容。在数据输入时序上，其锁存信号是低电平 有效，即在锁存信号ＬＡＴＣＨ＝０时，输入通道足透明的。锁存信号与输入数据应符合一定的时序关系才能被正确锁存。如下图所示，从图中可以看出，数据要被正 确地接收，必须满足一定的数据建立时间和数据保持时问。ｔｓ―ＩＮＰＵＴ ＳＥＴＵＰＴＩＭＥ图４－７ ＡＤ９７１３输入数据时序图３９江苏大学硕士学位论文图４―８ ＡＤ９７１３芯片连接示意图幅度调节电路是利用两个双极性的放大器ＡＤ７０８，ＡＤ９６１７和ＡＤ９７１３组成电 路来调节Ｄ／Ａ输出波形的幅度。电路如下图所示，这是一个电流反馈的高速放大电路。它把ＤＡＣ输出的电流转化成电压，通过反馈电阻ＲＰＢ的ＤＡＣ电流决定９６１７ 输出的幅度。ＲＬ和ＲＦＦ起分流作用，限制用于ｉ／ｖ转换的电流，同时在９６１７内 部提供一个输出电压幅度。通过Ｒ２的电流给９６１７输出端提供一个直流偏置，调 节Ｒ１的阻值可以调整偏置电流的大小。整个放大电路最大的幅度是±４．０９６Ｖ，这里的±相对于参考电平。４．４滤波电路模块的设计在典型的ＤＤＳ应用［１６］中，ＤＤＳ后通常接有一个低通滤波器ＬＰＦ，用它来滤除 一阶镜像。而实际中ＬＰＦ都有一个过渡带的问题，所以为了更好的去除一阶镜像带来的杂散［１７］［１ ８Ｊ，一般将ＤＤＳ的输出频率限制在０＂－－－４０％ｆｃ内。 滤波器的传输特性可以用工作衰减、相移、群延迟及插入衰减等参数来表征。 其中，衰减特性和群延迟特性是设计滤波器时考虑的重点。通常衰减特性和群延 迟特性成互斥关系。在滤波器设计时，首先根据给定的技术指标，选择某一型式的低通滤波器，查出归一化元件值，然后用所要求的截止频率和负载电阻进行标江苏大学硕士学位论文定，便得到所需的低通滤波器。１．滤波器的传输特性［１９］电路中滤波器接到实际的信号源Ｅｓ和负载ＲＬ之间。当信号源电压Ｅｓ的频 率改变时，则负载电阻ＲＬ（负载电压为ＥＬ）所吸收的功率大小将发生变化，这 就显示出滤波器的频率选择性来。通常滤波器的工作衰减用分贝来表示，即州％ｓｍ㈦ｃ招，舯巴墨４Ｒｓ咒：譬Ｆｈ于，（４－。墨≥ｌ因此把式（４―１）写成只Ａ＝ｌＯｌｏｇ。ｏ（１＋ＩＤＪ２）（础）（４―２）式中，Ｄ称为特征函数，Ｄ是它的模数。在滤波器的设计中，有时还用到插入衰减的概念。我们定义当未接滤波器时负载所吸收的功率，与接入滤波器之后负载 所吸入的功率之比为插入衰减函数。未接滤波器而把负载电阻Ｒ。直接接在信号源Ｅｓ上时，负载所吸收的功率为伽（彘卜插入滤波器后，负载所吸收的功率为（４－３）Ｐ：咝‘Ｒ（４－４）插入衰减函数也用分贝来表示，即川ｏ．ｏ‰㈦ｃ扭，比较式（４―１）与式（４－５）可得（４―５）彳＝．４，＋ｌＯｌｏｇ，ｏ％等ｃ如，４１（４－６）江苏大学硕士学位论文显然，当ＲＬ等于Ｒｓ时，则Ａ＝４即工作衰减等于插入衰减，当ＲＬ不等于Ｒｓ时， 则有可能得到负的插入损耗，即滤波器接入后使负载得到的功率比介入前大，这 时所得到的不是损耗而是增益。称电压转移函数的相角与频率的关系为滤波器的 相位特性，即咖，＝ａｒｓ㈦用乃表示群延迟，则ｄ够（４－７）乃２■二－ｄ缈（４－８）在传输单一频率信号的电子设备中，多采用相位延迟的概念。而在传输具有一定带宽信号的电子设备中，则多采用群延迟的概念。通常群延迟特性简称为时延特性。２．归一化低通原型滤波器的设计将低通原型滤波器的阻抗和频率作归一化处理，简化了滤波器的设计。阻抗 归一化是以负载电阻ＲＬ为ｌ来转换滤波器的各元件值的。当我们已知归一化元件值后，各元件要标定的实际阻抗电平可由以下公式表示：Ｒ＝Ｒ＋ＲＬ（４―９）Ｌ＝ＬＲＬ（４―１０）Ｃ＝Ｃ’／Ｒ（４―１１）式中尺’，上，Ｃ。表示归一化元件值，其它的量表示实际元件值。频率归一化是以截止频率叹为１来转换滤波器中各电抗元件的阻抗值。即归一化频率为４２江苏大学硕士学位论文Ｑ：旦ｑ（４―１２）将频率归一化后的元件值标定为实际频率时的元件值应为Ｃ＝Ｑ咏（４―１３）Ｃ＝Ｃｑ（４―１４）在工程计算中，查表得到的是频率和阻抗都已经归一化了的元件值，要标定成我们实际需要的截止频率和负载电阻时的元件值，应按以下综合标定公式进行 计算：Ｒ＝Ｒ Ｒ，上，（４－１５） （４－１６）三：旦Ｚ％Ｃ：Ｊ｜一Ｃ唆．局（４－１７）Ｃ＝Ｑ％（４―１８）在实际电路中，由于分布参数和寄生参数的影响，综合标定后的元件还是需 要经过进一步的微调，才能达到最佳的效果。 ３．ＤＤＳ函数发生器中的低通滤波器设计 滤波器的选型主要根据ＤＤＳ系统中输出波形的频谱结构和滤波器的传输特性共同决定的。ＦＰＧＡ内部集成了两种波形正弦波形和三角波形。其波形频谱特 点不同因此需选用不同的滤波器。正弦波形的频谱分量单一，输出频率较高主要考虑的是在通带内要有一定的平坦度，在阻带内要保障足够的衰减来抑制谐波以满足输出要求。针对这些要求，采用了７阶椭圆滤波器［２０］来实现对正弦波的滤 波，由于ＤＤＳ的输出频谱被Ｓａ函数加权过，在滤波器的入口加了个谐振ｐｌ路， 这样当输出频率比较高的时候由于谐振输入幅度会加大，以起到对所虑波形的补４３江苏九学硕士学位论文偿作用。根据指标要求，正弦波信弓输出的最高频率是２０、１ＩＩｚｔ蚓此－需要为【Ｆ弦波设计的低通滤波器的截止频率为设¨为２０ ５Ｍｌｌｚ。具体泌波电路设计川图４９所小，完成对连续的丁Ｆ弦波形进行滤波。它的频谱特。陀如图４嵋１０所示。图４９正弦泣滤波电路圈４１０椭圆滤波器的频谱特性埘ｒ二伯波形柬院，…ｊ。它的Ｌ皆波分壁十富，女＿Ｊ聚也采川椭圆滤波器，它的 陡峭度好会将一些有用的谐波分量滤除掉，托戗】ｒ频率范［！Ｉ内Ｈ能保留基波而形 成Ｉ‘弦波。并且一角波形输出频率不高，幽此针对这Ⅱ８特点设计了个具有良灯 叫延特一陆的７阶的叭塞尔滤波器。它的叫延特性比巴特沃斯、肋比雷夫、椭网函 数型滤波器都要好些，它的｝¨位特｜生史逼近Ｊ‘线性，通带边缘的陡度也要比元件江苏大学鳓士学位论ｔ数日４ｔ州情况ｌ、的向斯ｉ｛！；波器奸ⅡＥ，具体设¨ｌＵ路圳鹌４―１性蚰ｌ蚓４ｌｌ所小。它的频潜特２所示。通，日我们对卜一ｆ『Ｊ波滤波，考虑把儿寒尔的戡ｌｒ频半设作二二角波在最高频半时耳ｘ １０次谐波处，既ｌＯＭＩＩｚ处。图４－１１ ７阶的见塞尔滤波嚣时４１２盟塞＾：鹿波嚣频谱特性４５本章小结本壮依次介绍了组成仪器系统硬¨的控制部分、键韶输入和钞不输…部分、Ｄ＾幅度调节部分、滤波器ｉｉ｜５分。ｒ乜路蛮验结果表明，秉川以ｌ’ＪＪＪ能－乜蹄丛小寅现ｊ’项Ｈ刘模拟迎道的ｉ５｝¨嘤求，第五章系统软件设计系统的软ｆｌ醴计卜要包括构建嵌八式Ｉ ＴＮＩＩＸ操作系统，键盘，叫卡，Ｉ ｃＤ驸一Ｊ程序和抖丽Ｊ哑川捌午。心川１１１ Ｊ一主要包括｜ｉ‘ｌ』始化程序设计，以放光成函数发生器命令的接收解释、发送、数宁训暂，完成肘Ｉ）ＤＳ系统、模拟通道的撺制程序世训，还包捂信号参数的 校碓等功能设¨。软什的设计采川结构化，模块化的程序结构设计，使样序便ｆ维护和进步的开发。５１嵌入式ＬｌＮＵＸ操作系统在嵌入武系统ｒｆ－，ＩＩＩ十远｛＿＿的硬件环境干ｕ软件蟹求差别根人，所以Ｉｔ特定的Ｊ训玑ｒ特贾根据硬什改计柬埘软件环境进行＝｜＝｜Ｉ应的配斤，Ｈ时｜＿｝王足为了满足心用的其体蛭求。埘Ｊ‘ 本系统米Ｉ兑，山ｊ‘功能已确ｊＥ，所以需要按ｊ！｛ｌ功能需求刊ｃ，ＴＩＵＸ操作系统进行哉鲫以满足 文际的硬件和软件需篮。５ １１系统ｂｏｏｔＩｏａｄｌｎｕｘ存运行前，需要个Ｂｏｏｔｌ，０；ｖｌｅｒ（ＢＩＯＳ）术充成硬件的配胃和内棱的引导。交目ｋＥｄｉｔＶｉｅｗ锄ｔｉ扪５Ⅱａｎ女ｅｒ＿ｓｏｒｉｐｔＴｏｏｋｗｊｎｄｏｗ也ｂ臼田…，翘。固ｑ茵’‘囟１留麓。雷Ｐ…ｒ…一ｔ ………………＊…………………………）Ｅｎｖ．０ｓ目ｕＬｏ―Ｆ１６９２１ ＜＊ （＊＜。Ｈｔｔｐ舢／／ｗ ―ｌａｂ―ｔ …………………………………………＊）ｓ３Ｃ２４１０ ＢＩＯＳ Ｖ２００７ ｏ＞＊） ｆ＊Ｂ…ｄ＋）＊＞＊）＜＊Ｉ＇ＩＡＩＩＤＦＩａｓｌＰｌ―ｅｄ…ｎｌ Ｆｌ…ｈ ＦＩ…ｈ ｄ…ｎｔ ４：［一ｅ ５：Ｈｒｉｔｅｌ４０Ｒｆｌａｓｈｍｈ ６：ｓｅｔＩｏｏｏｔＩｏ…ｎｏ０：ＵＳＢ ｄｏｕｎｌｏａｄｔ１…Ｕ ｄ…ｎｌｓｅｌｅｃｔＢ呲 ｆ…ｕ０｜］：ｏｎａｄ ｆｌｌｅ Ｆ１１ｅ Ｆｉａｓｈ２：Ｈ’１ｔｅ Ｈａｎｄ ３：ＬｏａｄＰ……Ｆｒｏｍｒ｛ａｎｄｗｌｔｈａｄＮａｎｄｎｄ…Ｆ儿ｏｅ譬ｌｏｎｊａｄｆｉｌｅ７：Ｓｅｔ自ｍＢ呲……ｔ…１：１１ｎｕｘ ２：…ｃｅ≈ｅａｄｖ ５ｅｒｉａｌ：ＣｏＨｌ２０ ４６ ２０图５―１ ｂｏｏｔｌｏａｄ运行界面圉江苏大学硕士学位论文叉编译器选择ｇｃｃ ３．３．２，交叉编译环境是ＲｅｄＨａｔ９．０。ＢｏｏｔＬｏａｄｅｒ运行界面如图５―１ 所示：Ｂｏｏｔｌｏａｄ的功能主要有： ?通过ＵＳＢ下载数据 ?通过ＵＡＲＴ下载数据 ?将下载的数据写入ＮａｎｄＦｌａｓｈ?加载ＮａｎｄＦｌａｓｈ中的程序并运行?擦除ＮａｎｄＦｌａｓｈ?将下载的数据写入ＮＯＩＵｌａｓｈ?设置引导参数 ?设置自动引导参数 ?硬件检测（ＳＤＲＡＭ、ＦＬＡＳＨ、ＵＡＲＴ等）５．１．２系统内核 内核由ＢｏｏｔＬｏａｄｅｒ引导，它是０Ｓ的核心，此外还包括一些模块，用于支持系统的外围设备模块，如ＵＳＢ、ＬＣＤ、声卡等。本系统采用的是Ｌｉｎｕｘ ２．６．１３成熟内核，性能稳定， 功能强大。按照考勤机系统的要求，我们需要内核具有如下功能：?可加载模块：外围功能设备足通过模块的方式来进行工作的，所以此项必须。 支持￥３Ｃ２４４０：它是ＡＲＭ９２０Ｔ的核。??支持热插拔：为了支持常见的热插拔设备必须要选择此功能。 ?支持网络：选择ＴＣＰ／ＩＰ协议栈。?支持ＥＬＦ格式可执行文件：此系统使用此格式的可执行文件。?支持ＭＴＤ：它主要用于实现对ＮＡＮＤ Ｆｌａｓｈ的访问控制。 支持文件系统：我们选择的是ＣｏｍｐｒｅｓｓｅｄＲｏｍ Ｆｉ ｌ ｅ?Ｓｙｓｔｅｍ和Ｙａｆｆｓ２。前一个做为ｒｏｏｔ文件系统，后一个做为读写文件系统用于保存本机配置信息。为了便于调试，还 需要选择ＮＦＳ。?支持ＦｒａｍｅＢｕｆｆｅｒ：由于ＧＵＩ使用Ｑｔ来实现，所以需要ＦｒａｍｅＢｕｆｆｅｒ的支持。为了支持ＬＣＤ，也必须要选择此功能。?支持Ｓｏｕｎｄ：主要用于实现系统播放声音文件。 ?支持ＵＳＢ：主要包括￥３Ｃ２４４０ ＵＳＢ控制器、ＵＳＢ摄像头。４７江苏走学硕士学位论ｔ套活躺辑篮茸¨墨ｌ冀置帮助图５－２配置内植的界面Ｌ述功能?Ⅱ以通过使用…ｄｋ ｃ、ＩＩⅢ呲洲ｆｉＥ配Ｒ Ｉ…ｕｘ内核时进行选择。内桉配１酣完成后，川以生成ｚｌｍ，Ｌｇ。和棚训内模块。然厉将ＺＩ ｎｌ；ｌｇｅ。，；八虹ｍｅｌ分区，模块文件放入文件系统的１Ｉ｝）下即川，这样半系统引甘内核厉，可以按婪求加城指定 模块米完成相心功能。５ １３文件系统 ｓｔ文件系统选择使用ｃ“ｔｍｈ只读立件系统。此文件系统保存系统们动脚奉、配置ｆｏｉ义件、系统命令等只读义竹，这此文件小需要修改。对ｒ需要柏读巧功能的目求和文件，町吼将它训挂接到ⅢｎＩｓｒ，｛Ｉ【】ｅｌ Ｃ Ｈ求、ｌｒｎｐＨ求等，它刑小．篇要保存。配霄信息保存文什系统使用ｖａ ｒＩ ｓ可读丐义件系统。此文件系统’＝要Ｈ｛ｒ仪存本机的配青信息，它们需晏修改，而凡在掉电后还需要舡保存．所以使用ｖａＩＩ Ｓ这样的?叮读写文什系统。江苏大学硕士学位论文５．２系统驱动程序本系统需要驱动的设备主要有ＩＩＣ键盘，ＬＣＤ显示屏，ＤＭ９０００Ａ。由于系统使用的是嵌入式ＬＩＮＵＸ操作系统，所以所以驱动必须以此操作系统的架构来进行编写。操作系统已经 附带ＬＣＤ显示驱动和ＤＭ９０００Ａ的驱动程序，所以只需按照原理图进行相关移植即可。ＩＩＣ键盘的驱动按照标准的Ｉ ＩＣ协议和￥３Ｃ２４４０进行通信。５．３界面应用程序ＧＵＩ采用Ｑｔ／Ｅｍｂｅｄｄｅｄ２．３．７作为用户操作图形接口