DDR3测试的挑战及解决方法
DDR3测试的挑战及解决方法
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作为DDR2的继任者，根据JEDEC标准, 目前DDR3的数据速率跨度从800Mbps开始直至1.6Gbps。在带给用户更快性能体验的同时, DDR3却能保持较低的功耗，相比DDR2减少约20%。虽然2008年整个DRAM市场低迷，DDR3的出货量远低于原先的预期，但是随着Intel和 AMD相继推出DDR3平台的处理器，以及移动式平台的推广，DDR3代替DDR2成为主导将是今后的必然趋势。
作为DDR2的继任者，根据JEDEC标准, 目前DDR3的数据速率跨度从800Mbps开始直至1.6Gbps。在带给用户更快性能体验的同时, DDR3却能保持较低的功耗，相比DDR2减少约20%。虽然2008年整个DRAM市场低迷，DDR3的出货量远低于原先的预期，但是随着Intel和 AMD相继推出DDR3平台的处理器，以及移动式平台的推广，DDR3代替DDR2成为主导将是今后的必然趋势。
价格也是DDR3平台是否能早日推广的重要因素之一，这也给各存储器厂商带来了不小的成本压力。高效、低成本的测试方案将是关注的重点。同时，由于速度的提高，测试平台必须提供更高的测试频率来验证DDR3芯片的可靠性，以及更精确的手段来进行时间参数的测量。
DDR3测试的挑战
&更高的工作频率
根据JEDEC的相关标准， DDR3的数据速率高达1.6Gbps。随着DDR技术的飞快发展，市场上甚至出现了2Gbps的DDR3模组。此外，为了实现更高的速率和更低的功耗，DDR3采用了更低的电压，仅为1.5V。在高频率和低电压的条件下对DDR3进行测试，信号完整性的好坏至关重要，同时也对测试设备的性能提出了更苛刻的要求。
图 1 DDR3的数据速率范围
信号在传播的过程中存在一定的延时。写数据时，测试通道提前将数据输出，以保证其在预定时刻到达芯片管脚；读数据时，测试通道延迟触发采样信号，延迟的时间为信号传输延迟。在STL（Single Termination Line）连接方式下，由于测试周期的缩短，信号传播延时将变得不可忽视。在这种情况下，测试通道的输出与芯片的输出信号将会发生重叠，重叠的时间区域称为I/O Dead Band。
图 2 I/O Dead Band
对比DQ信号的SHMOO眼图，可以清楚看到I/O Dead Band使得数据窗口的高度和宽度减小，原本PASS的区域变成FAIL，从而造成数据误判。
图 3 I/O Dead Band造成数据窗口缩小
&不可忽视的信号抖动（jitter）
随着数据速率的提高，数据周期的宽度将不大于1.25ns，甚至达到0.625ns。由于jitter的大小相对与周期宽度变得不可忽视，时间参数测试变得更加困难。此外，jitter还会造成有效数据窗口的缩小，造成信号的误判。因此，测试设备应能提供一种精确、高效的时间参数测量手段，以应对 jitter带来的不利影响。
&Fly-by拓扑结构
为了改善信号完整性，DDR3内存模组采用了Fly-by拓扑结构。模组上的DDR3芯片共享一组CLK管脚、地址管脚和控制管脚。由于信号传播延迟的存在，模组上的DDR3芯片会在不同时刻进行数据的输入/输出。在进行模组测试时，测试设备应具备对不同测试通道进行时间补偿的能力。
图 4 Fly-by拓扑结构带来的信号延迟
DDR3测试的解决方案
针对DDR3测试所面临的特点和挑战，爱德万测试推出了高性能的T5503测试系统。
&提供更高的测试频率
系统可以提供高达3.2Gbps的数据速率, 并且能够通过更换HSPE（High Speed Pin Electronics）来进一步提升数据速率至4.0Gbps，完全覆盖了DDR3以及DDR4的速率范围。
&提供I/O Dead Band Canceller功能（消除I/O死区）
I/O Dead Band Canceller功能可以解决I/O死区问题。系统中的测试通道配备了参考电压补偿电路。该电路可以根据DR输出的变化，实时地对参考电压进行补偿，保证了数据判断的可靠性，从而克服I/O Dead Band带来的不利影响。　　
图 5 T5503的I/O Dead Band Canceller功能
&提供Multi-Scan Strobe功能（强大的时间参数测量能力）
系统提供了Multi-Scan Strobe功能, 通过对芯片输出信号进行连续采样，记录并计算采样时的PASS/FAIL分界点。采用Multi-Scan Strobe功能所带来的好处是，在一个测试周期中可以连续触发多个采样信号，只需单次运行测试向量就可以获得PASS到FAIL以及FAIL到PASS 的转换点(即得目标时间点的具体数值)。相比以往业界常用的边界扫描方式（同一个测试周期触发一个采样信号，通过不断改变采样信号的时间，反复运行测试向量来寻找PASS/FAIL的转换点）， Multi-Scan Strobe功能大大节约了时间参数测试的时间。通过以下几个参数测试的示例，本文将对Multi-Scan Strobe功能进行简要介绍。
1. 测量Tr/Tf
图 6 Multi-Scan Strobe功能&&测量Tr/Tf
以信号的上升时间（Tr）为例，Tr定义为：信号的上升沿上，电压为幅度的20%(VOL)和80%(VOH)的两个点的时间间距。在一组采样序列中，序列MSTRB1H存储了输入信号与VOH比较的结果（PASS/FAIL），序列MSTRB1L存储了输入信号与VOL比较的结果（PASS /FAIL）。在两个序列中，分别找出PASS/FAIL的分界点A，B。通过计算A，B间的时间差，可以得到Tr的值。
2. 测量Cross-point Timing
DDR3的CLK和DQS均采用差分信号。差分信号的交点（cross-point）定义了数据周期宽度。采用与测量Tr/Tf相同的方法，在一对差分信号的两个通道上分别进行测量，得到下图中四个参考点（Ma, Mb, Mc, Md）的出现时间。然后，借助公式可以计算出cross-point的位置（Tx）。
图 7 Multi-Scan Strobe功能&&测量Cross-Point的出现时间
3. 测量Preamble/Postamble Timing
对于DDR3芯片，在DQ管脚输出数据之前，DQS信号会提前一段时间由高阻态变为低电平，这段时间为tRPRE；DQ完成数据传输之后，DQS信号会继续维持一段时间的低电平，再变为到高阻态，这段时间称为tRPST。
图 8 Multi-Scan Strobe 功能&&测量Preamble/Postamble时间
以DQS信号为例，tRPRE可以表示为A点到B点之间的距离，tRPST可以表示为A&点到B&点之间的距离。与Tr/Tf的测试类似， Multi-Scan Strobe功能可以方便地得到测试结果。
4. 测量 tDQSQ和Jitter分布
tDQSQ定义为DQS差分对的cross-point到 DQ输出的时间延迟。以往对于tDQSQ这一参数的Margin测试，通常采用调整采样信号时间沿，反复扫描的方式。这种方式的测试时间相对较长。下图是 tDQSQ的示意图，图中A点和C点之间的时间延迟就是tDQSQ。
图 9 Multi-Scan Strobe 功能&&测量tDQSQ
参考前文中Preamble/Postamble Timing的测试方法, Multi-Scan Strobe 功能可以很容易地获得A点和C点的时间延迟。除了测试效率以外，测试结果的精确度也是我们必须考虑的。由于tDQSQ参数考量的是DQ的输出和DQS的输出在时序上的关系，其数值受到DQ和DQS jitter的影响。在信号频率较低，数据周期较宽的情况下， jitter的影响可以忽略，直接计算A点到C点的距离就可以得出tDQSQ。但是随着数据周期的减小，A点和C点出现位置的抖动变得不可忽略，jitter对数据窗口宽度的影响日益显著，给tDQSQ的测试带来了困难。
图 10 Multi-Scan Strobe 功能&&测量Jitter
为了克服jitter带来的不利影响，Multi-Scan Strobe功对芯片输出信号的多个周期的进行采样，记录每次采样的结果（如信号的50%点，Ttr），并得到其正态分布。上图右下角，取Ttr分布最高处的点为DQ的50%点。同样，DQS差分对的cross-point也取分布最高处的时间点。此时，tDQSQ可以表示为两个分布最高点处的时间差。
&提供Per-Pin Offset功能（对Fly-by结构进行时间补偿）
系统提供了Per-Pin Offset功能，它可以灵活调整测试通道中波形产生的时间以及数据比较的时间，从而补偿Fly-by结构带来的延时。
图 11 T5503的Per-Pin Offset功能
&提供128 DUT/SYS的并行测试能力
根据ITRS的预测，随着测试频率的增长，由于测试接口布线复杂性的提高，在一个测试头（STN）上实现128DUT并行测试将是一个挑战。T5503配备有一个测试头，具备128DUT/STN的测试能力，可以有效提高测试效率、降低测试成本。
&具有多Site、低功耗、体积小的特点
系统的测试头由两个Site构成，每个Site可独立工作，允许多个用户同时使用同一系统。此外，得益于先进的系统集成技术，系统的体积和功耗削减了40%左右。
图 12 T5503的外观
ADVANTEST的T5503系统可以满足用户对DDR3高速测试的需求。
ADVANTEST在存储器测试方面拥有着丰富的经验，一直致力于为客户提供优质、高效的解决方案。ADVANTEST专注于生产高品质的测试系统，针对客户需求和市场变化不断地推出有竞争力的产品，帮助客户解决研发和生产中遇到的问题。
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DDR2走线时DQ/DQS/DQM/CLK的走线长度关系??
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我理解的是CLK和DQ/DQS/DQM最好一样长,相差不超过100MIL.DQ/DQS/DQM同一组的相差不超过10MIL.不同组相差不超过100MIL。比如DQ0~DQ7/LDQS/LDM为一组.DQ8~DQ15/UDQS/UDM又为一组。这两组线线长是控制在10mil以内好还是控制在100mil好，同一组的是不是控制在10mil就可以了。请高手解答一下.谢谢！！！
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坛子里有我以前发的DDR2布线规则，自己搜搜
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本帖最后由 rx_78gp02a 于
23:53 编辑 0 @8 F& A" l, B, @2 J( Y
3 [! ]; a/ c- i3 f2 d&&t! b6 M
你这样的规则还不如全部做一样长！不同的主芯片对时序有专门的要求，建议看相应芯片的layout guide！比如xilinx对dqs和clk等长要更严格，海思则相对宽松！SPARTAN6对DDR3同样要求DQS和CLK等长，但是博通某些芯片则没有这个要求！
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这样呀，怪不得找不到一个统一的答案呢。要是做成一样长，是不是什么内存什么件条都可以应负了呢？？
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要是真的这样的话，那就不用搞的这么麻烦了，除了参考电压，电源线，其它全整成一样长就可以，最多相差个10MIL.
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wwddss_1976 发表于
22:01 1 u/ H8 q, q+ b: p4 y" A5 v
坛子里有我以前发的DDR2布线规则，自己搜搜) K# x9 y1 L9 ^9 Q, h& r, E" c
说实话贴子看过不少，要么就写的不全，要么就和别人的不一样，所以让我很晕。
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新人学习了
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这还是按照IC的规范去做，会好点，我做的话，都是一般做到全部一样长 的，但这也未必就是最好的，因为这样可能时序信号快慢，可能会有影响
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等长不是越严格越好，除非有些数据手册上明确说明了等长关系，否则数据、地址、控制、时钟等所有DDR都做等长的话，会导致DDR部分过度绕线，带来串扰、电磁环境等问题。
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DDR走线真的是很麻烦。
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要看什么样的DDR，本本上的DDR和一些低速率的的是不一样的，大家都不能一概而论的，这个主要是看用什么芯片，最好找规格书看清，很少有把CLK,ADD,DQ这样一起做等长的，我是专业做本本的，本本上的DDR和其他一些DDR还是有区别的
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原来是这样啊，学习了。下了好多有关DDR2布线的资料，但是不同的版本有不同的规则，不知道到底哪个是标准，原来不同公司生产的不同DDR芯片的要求是不一样的啊
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感觉版主这样做&&可以满足需要了
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专利名称Ddr3信号端接结构的制作方法
技术领域本发明涉及电路设计领域，更具体地说，本发明涉及一种DDR3信号端接结构。
背景技术在计算机领域，随着处理器性能的不断提升，对主存的性能要求也越来越高，带来了存储器的容量和速度的不断提升。DRAM存储器(动态随机存取存储器)每隔2-3年，容量就会增加一倍，DRAM的速率大约每隔三年增加一倍，这个步伐也与CPU的发展水平相适应。SDRAM (同步动态随机存储器)时代，已经经历了 DDR (Double Data Rate，双倍速率)、DDR2(Double Data Rate 2)两个系列产品，目前正是DDR3 (Double Data Rate 3)技术占据主流。DDR3 采用 I. 5V 接口的 SSTL (STUB SERIES TERMINATED LOGIC，短截线串联端接·逻辑)电路，DDR3的信号传输速率高达1066Mbps-2133Mbps，信号摆幅降低，信号的噪声余量相对I. 8V的DDR2进一步缩小，对系统的噪声抑制要求更严。DDR3存储器的输入输出缓冲器(Buffer)内部有片上端接(On Die Termination,ODT)的支持，支持120欧姆、60欧姆、40欧姆、30欧姆和20欧姆多种阻值。存储控制器的输入输出Buffer缓冲器的内部一般也有片上端接(ODT)。图I示意性地示出了根据现有技术的DDR3信号端接结构。如图I所示，该DDR3信号端接结构包括存储器控制器DQS差分输入输出缓冲器MC_DQSI0_buffer以及DDR3存储器DQS差分输入输出缓冲器DDR3_DQSI0_buffer。其中，存储器控制器DQS差分输入输出缓冲器MC_DQSI0_buffer包括第一片上端接ODTl、以及与第一片上端接ODTl相连的第一片DQS差分信号输入缓冲B12和第一片DQS差分信号输出缓冲BI I。DDR3存储器DQS差分输入输出缓冲器DDR3_DQSI0_buffer包括第二片上端接0DT2、以及与第二片上端接0DT2相连的第二片DQS差分信号输入缓冲B21和第二片DQS差分信号输出缓冲B22。第一片的DQS差分输入输出缓冲MC_DQSI0_buffer通过印制线路板走线PCB_trace连接至第二片的DQS差分输入输出缓冲DDR3_DQSI0_buffer。在对DDR3存储器进行读操作时，存储器控制器通过控制使自己的输入输出缓冲器的片上端接打开；而在对存储器进行写操作时，存储器控制器通过控制使DDR3存储器端的片上端接打开。由于DDR3的速率高，信号摆幅低，信号的噪声余量较小。但是，DDR3的DQS信号由于受反射和外界噪声干扰的影响，信号上会有毛刺和过冲等现象。其中DQS信号是源同步时钟，在对存储器读操作时，是与存储器数据输出同步的脉冲信号，即读时钟信号。在实际应用中，由于DDR3的DQS信号受反射和外界噪声干扰的影响，甚至可能会导致接收电路认错DQS的信号状态，从而使得数据存取的计数错误。
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种DDR3信号端接结构，其能抑制DDR3DQS信号的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。根据本发明，提供了一种DDR3信号端接结构，其包括存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；其中，存储器控制器DQS差分输入输出缓冲器包括第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；其中，DDR3存储器DQS差分输入输出缓冲器包括第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；其中，第一片DQS输入输出缓冲通过印制线路板走线连接至第二片DQS输入输出缓冲。优选地，所述DDR3信号端接结构还包括一端连接至第一片DQS差分输入输出缓冲的DQS_N引脚、另一端连接至第一片DQS输入输出缓冲器的电源电压的上拉电阻。优选地，所述DDR3信号端接结构还包括一端连接至第一片DQS差分输入输出缓冲的DQS_P引脚、另一端接地的下拉电阻。
优选地，所述DDR3信号端接结构还包括一端连接至第二片DQS差分输入输出缓冲的DQS_P引脚、另一端连接至第二片DQS输入输出缓冲的DQS_N引脚的附加电阻。优选地，上拉电阻的阻值等于下拉电阻的阻值。优选地，上拉电阻的阻值为400欧。优选地，下拉电阻的阻值为400欧。优选地，附加电阻的阻值小于上拉电阻的阻值。优选地，附加电阻的阻值小于下拉电阻的阻值。优选地，附加电阻的阻值为240欧或80欧。本发明提供了一种DDR3信号端接结构，其能抑制DDR3 DQS信号的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据现有技术的DDR3信号端接结构。图2示意性地示出了根据本发明实施例的DDR3信号端接结构。图3示意性地示出了根据现有技术的DDR3信号端接结构以及根据本发明实施例的DDR3信号端接结构在进行读操作时的DQS信号仿真波。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施例方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。图2示意性地示出了根据本发明实施例的DDR3信号端接结构，其中示意性地示出了一种抑制高速DDR3信号噪声的端接结构。
如图2所示，根据本发明实施例的DDR3信号端接结构包括存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer以及DDR3存储器DQS差分输入输出缓冲器DDR3_DQSI0_buffero其中，存储器控制器DQS差分输入输出缓冲器MC_DQSIO_buffer包括第一片上端接ODTl、以及与第一片上端接ODTl相连的第一片DQS差分信号输入缓冲B12和第一片DQS差分信号输出缓冲B11。其中，DDR3存储器DQS差分输入输出缓冲器DDR3_DQSI0_buffer包括第二片上端接0DT2、以及与第二片上端接0DT2相连的第二片DQS差分信号输入缓冲B21和第二片DQS差分信号输出缓冲B22。其中，第一片的DQS差分输入输出缓冲MC_DQSIO_buffer通过印制线路板走线PCB_trace连接至第二片的DQS差分输入输出缓冲DDR3_DQSI0_buffer。
优选地，与现有技术不同的是，例如，如图2所示，根据本发明实施例的DDR3信号端接结构还包括一端连接至第一片DQS差分输入输出缓冲的信号线DQS_N1(DQS_N引脚)、另一端连接至DQS差分输入输出缓冲器的电源电压VDDQ的上拉电阻Rup。具体地说，一个差分输入输出缓冲(10 buffer)，对外连接的管脚(pin)有两个，一个是正的信号管脚(如这儿的DQS P)，一个是负的信号管脚(如这儿的DQS N)，图I和图2中的空心圆圈即表示该信号引脚是负的信号引脚。而且，优选地，与现有技术不同的是，例如，如图2所示，根据本发明实施例的DDR3信号端接结构还包括一端连接至第一片DQS差分信号的输入输出缓冲的信号线DQS_P1(DQS_P引脚)、另一端接地GND的下拉电阻Rdown。例如，优选地，在具体示例中，上拉电阻Rup的阻值等于下拉电阻Rdown的阻值。例如，优选地，在具体示例中，上拉电阻Rup的阻值为400欧。例如，优选地，在具体示例中，下拉电阻Rdown的阻值为400欧。此外，优选地，与现有技术不同的是，例如，如图2所示，根据本发明实施例的DDR3信号端接结构还包括一端连接至第二片DQS差分输入输出缓冲的信号线DQS_P2 (DQS_P引脚)、另一端连接至第二片DQS差分信号输入输出缓冲的信号线DQS_N2 (DQS_N引脚)的附加电阻Rmiddle。例如，优选地，在具体示例中，附加电阻Rmiddle的阻值小于上拉电阻Rup的阻值例如，优选地，在具体示例中，附加电阻Rmiddle的阻值小于下拉电阻Rdown的阻值。例如，优选地，在具体示例中，附加电阻Rmiddle的阻值为240欧或80欧。优选地，附加电阻Rmiddle的阻值介于240欧至80欧之间。需要说明的是，虽然给出了上拉电阻Rup的阻值、下拉电阻Rdown的阻值以及附加电阻Rmiddle的阻值的具体示例，但是，本领域技术人员可以理解的是，上述具体阻值仅仅优选示例，但是显然可以根据具体应用情况选择适当的电阻值。由此，根据本发明实施例的DDR3信号端接结构至少具有下述技术效果I)当两边的驱动器都没有驱动DQS信号线时，DQS信号线处于浮空状态，易受外界噪声干扰；为了解决这一问题，根据根据本发明实施例，在存储器控制器端，可以在第一片DQS差分输入输出缓冲的信号线DQS_N1通过一个上拉电阻将信号线DQS_N1的电压上拉到输入输出缓冲器的电源电压VDDQ，由此，通过增加上拉电阻，可以使DQS_N1信号固定在指定电平，使之不易受外界噪声的干扰。2)类似地，当两边的驱动器都没有驱动DQS信号线时，DQS信号线处于浮空状态，易受外界噪声干扰；为了解决这一问题，根据根据本发明实施例，在存储器控制器端，在第一片DQS差分输入输出缓冲的信号线DQS_P1通过下拉电阻将信号线DQS_P1的电压下拉到接地GND，由此，通过增加下拉电阻，可以使DQS_P1信号固定在指定电平，使之不易受外界噪声的干扰。3)当对存储器读操作时，DDR3存储器端端输入输出缓冲器对DQS信号的驱动由输出态变为高阻态时，会带来DQS信号线上的过冲，过冲信号易被存控接收为错误状态；为了解决这一问题，在DDR3存储器端的DQS差分输入输出缓冲的信号线DQS_P2与信号线DQS_N2之间跨接了一个附加电阻R通过在DDR3存储器端跨接一个附加电阻Rmiddle，当反射的过冲信号传回DDR3存储器端时，反射可被吸收，从而降低过冲的幅度。综上所述，本发明实施例提供了一种DDR3信号端接结构，其能抑制DDR3 DQS信号 的反射噪声，并使DDR3信号不受外界噪声的干扰，避免敏感接收电路认错DQS信号的信号状态，以保证数据信号的正确传输。图3示意性地示出了根据现有技术的DDR3信号端接结构在进行读操作时的DQS信号仿真波形Cl、以及根据本发明实施例的DDR3信号端接结构在进行读操作时的DQS信号仿真波形C2。通过比较根据现有技术的DDR3信号端接结构在进行读操作时的DQS信号仿真波形Cl以及根据本发明实施例的DDR3信号端接结构在进行读操作时的DQS信号仿真波形C2，可以看出，通过采用本发明实施例所述的上述抑制措施，DQS信号波形平稳，过冲幅度降低明显。此外，需要说明的是，说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
1.一种DDR3信号端接结构，其特征在于包括存储器控制器DQS差分输入输出缓冲器以及DDR3存储器DQS差分输入输出缓冲器；
其中，存储器控制器DQS差分输入输出缓冲器包括第一片上端接、以及与第一片上端接相连的第一片DQS输入缓冲和第一片DQS输出缓冲；
其中，DDR3存储器DQS差分输入输出缓冲器包括第二片上端接、以及与第二片上端接相连的第二片DQS输入缓冲和第二片DQS输出缓冲；
其中，第一片DQS差分输入输出缓冲通过印制线路板走线连接至第二片DQS差分输入输出缓冲。
2.根据权利要求I所述的DDR3信号端接结构，其特征在于还包括一端连接至第一片DQS差分输入输出缓冲的DQS_N引脚、另一端连接至第一片DQS差分输入输出缓冲器的电源电压的上拉电阻。
3.根据权利要求I或2所述的DDR3信号端接结构，其特征在于还包括一端连接至第一片DQS差分输入输出缓冲的DQS_P引脚、另一端接地的下拉电阻。
4.根据权利要求I至3之一所述的DDR3信号端接结构，其特征在于还包括一端连接至第二片DQS差分输入输出缓冲的DQS_P引脚、另一端连接至第二片DQS差分输入输出缓冲的DQS_N引脚的附加电阻。
5.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，上拉电阻的阻值等于下拉电阻的阻值。
6.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，上拉电阻的阻值为400欧。
7.根据权利要求3或4所述的DDR3信号端接结构，其特征在于，下拉电阻的阻值为400欧。
8.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值小于上拉电阻的阻值。
9.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值小于下拉电阻的阻值。
10.根据权利要求4或5所述的DDR3信号端接结构，其特征在于，附加电阻的阻值为240欧或80欧。
本发明提供了一种DDR3信号端接结构。存储器控制器DQS差分输入输出缓冲器包括第一片上端接、以及与第一片上端接相连的第一片输入缓冲和第一片输出缓冲；DDR3存储器DQS差分输入输出缓冲器包括第二片上端接、以及与第二片上端接相连的第二片输入缓冲和第二片输出缓冲；第一片的输入输出缓冲通过印制线路板走线连接至第二片的输入输出缓冲。上拉电阻的一端连接至第一片输入输出缓冲的DQS_N引脚、另一端连接至输入输出缓冲器的电源电压。下拉电阻的一端连接至第一片的输入输出缓冲的DQS_P引脚、另一端接地。附加电阻的一端连接至第二片的输入输出缓冲器的DQS_P引脚、另一端连接至第二片输入输出缓冲器的DQS_N引脚。
文档编号G11C7/10GKSQ
公开日日 申请日期日 优先权日日
发明者丁亚军, 刘耀, 王彦辉, 贾福桢, 王玲秋, 吕春阳 申请人:无锡江南计算技术研究所