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时序逻辑电路-数字电路与逻辑设计
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数电问题 由7构成的时序电路如图示，简述电路的功能。对电路做适当修改，
数电问题由7构成的时序电路如图示，简述电路的功能。对电路做适当修改，由7构成的时序电路如图示，简述电路的功能。对电路做适当修改，实现N（N&16）进制计数器...
数电问题由7构成的时序电路如图示，简述电路的功能。对电路做适当修改，由7构成的时序电路如图示，简述电路的功能。对电路做适当修改，实现N（N&16）进制计数器
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无畏无知者
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161计数器，输出值与85的B端口预置值比较，相等时产生个161的加载信号，161便在预置的加载值D上开始计数，计数到 B值后，又开始下一个计数循环；要得到N进制计数器，161可以从0开始，修改85的B端口预置值=N 即可；或者是修改 D 和 B值，使 B - D = N 亦可（注意B、D的取值范围）；
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我们会通过消息、邮箱等方式尽快将举报结果通知您。第一章 数字逻辑概论 1.1 数字电路与数制信号 1.1.1 试以表 1.1.1 所列的数字集成电路的分类为依据， 指出下列 IC 器件属于何种集成度器 件： （1）微处理器； （2）计数器； （3）加法器； （4）逻辑门； （5）4 兆位存储器。解：依照表 1.1.1 所示的分类，所列的五种器件： （1） 、 （5）属于大规模； （2） 、 （3）属 于中规模； （4）属于小规模。 1.1.2 一数字信号波形如图题 1.1.2 所示，试问该波形所代表的二进制数是什么？解：图题 1.1.2 所示的数字信号波形的左边为最高位（MSB） ，右边为最低位（LSB） ， 低电平表示 0，高电平表示 1。该波形所代表的二进制数为 。 1.1.3 试绘出下列二进制数的数字波形，设逻辑 1 的电压为 5V，逻辑 0 的电压为 0V。 （1） （2）0111010 （3） 解：用低电平表示 0，高电平表示 1，左边为最高位，右边为最低位，题中所给的 3 个 二进制数字的波形分别如图题 1.1.3（a） 、 （b） 、 （c）所示，其中低电平为 0V，高电平为 5V。1.1.4 一周期性数字波形如图 1.1.4 所示，试计算： （1）周期； （2）频率； （3）占空比。解： 因为图题 1.1.4 所示为周期性数字波， 所以两个相邻的上升沿之间持续的时间为周 期，T=10ms。 频率为周期的倒数，f=1/T=1/0.01s=100Hz。 占空比为高电平脉冲宽度与周期的百分比，q=1ms/10ms×100%=10%。 1.2 数制 1.2.1 一数字波形如图 1.2.1 所示，时钟频率为 4kHz，试确定： （1）它所表示的二进制数； （2）串行方式传送 8 位数据所需要的时间； （3）以 8 位并行方式传送的数据时需要的时间。解： 该波形所代表的二进制数为 。 时钟周期 T=1/f=1/4kHz=0.25ms。 串行方式传送数据时，每个时钟周期传送 1 位数据，因此，传送 8 位数据所需要的时间 t=0.25ms×8=2ms。 8 位并行方式传送数据时，每个时钟周期可以将 8 位数据同时并行传送，因此，所需的 时间 t=0.25ms。 1.2.2 将下列十进制数转换为二进制数、进制数和十六进制数（要求转换误差不大于 2-4） ： （1） 43 （2）127 （3）254.25 （4）2.718 解： 此题的解答可分为三部分， 即十-二、 十-八和十-十六转换。 解题过程及结果如下： 1．十-二转换 （1）将十进制整数 43 转换为二进制数，采用&短除法&，其过程如下：低位高位从高位到低位写出二进制数，可得（43）D=（101011）B。 （2）将十进制数 127 转换为二进制数，可以采用&短除法&，也可以采用&拆分法&。 采用&短除法&，将 127 逐次除 2，所得余数即为二进制数， （127）D=（1111111）B。 采用&拆分法&，由于 27=128，所以可得（127）D =27-1=（）B －１＝ （1111111）B。 （3）将十进制数 254.25 转换为二进制数，由两部分组成：整数部分（254）D=（） B，小数部分（0.25）D=（0.01）B。 对于小数部分的十-二进制转换，才用&连乘法&，演算过程如下： 0.25×2=0.5??0??b-1 高位 ↓ 0.5 ×2=1.0??1??b-2 低位 将整数部分和小数部分的结果相加得（254.25）=（） 。为了检查转换结果的 误差，可以将转换结果返回到十进制数，即 27+26+25+24+23+22+21+2-2=254.25，可见没有 转换误差。 （4）将十进制数 2.718 转换为二进制数，由两部分组成：整数部分（2）D=（10）B；小 数部分（0.718）D=（0.）B，其演算过程如下： 0.718×2=1.436??1??b-1 高位 0.436×2=0.872??0??b-2 0.872×2=1.744??1??b-3 0.744×2=1.488??1??b-4 0.488×2=0.976??0??b-5 0.976×2=1.952??1??b-6 0.952×2=1.904??1??b-7 0.904×2=1.808??1??b-8 低位 1 -1 两部分结果之和为(2.718)D=(10.)B=2 +2 +2-3+2-4+2-6+2-7+2-8≈2.6875 转换误差为 2.718－2.5&2-4 要求转换结果不大于 2-4，只要保留二进制数小数点后 4 位即可。这里二进制结果取小 数点后 8 位数是为了便于将其转换为十六进制数。 2.十-八转换 十进制到八进制的转换方法有两种：一是利用“短除法” ，直接将十进制数转换为八进制 数；二是首先将十进制数转换为二进制数，然后再将二进制数转换为八进制数。 现以（254.25）D 转换为八进制数为例来说明。对于整数部分，采用“短除法” ，逐步除 8 求得：8 254……余6……o0 8 31……余7 ……o1 8 3……余 3……o2 0由此得（254）D=（376）O 对于小数部分 0.25，仿照式（1.2.7） ，对应 b-1b-2...b-n，这里变为 o-1o-2…o-n，其演算过 程如下： 0.25×8=2.0……2……o-1 所以， （254.25）D =（376.2）o采用第二种方法时，首先将十进制数转换为二进制数，将每 3 位二进制数对应于 1 位 八进制数，整数部分由低位到高位划分，小数部分不够 3 位的，低位补 0. 所以得（254.25）D=（11 111 110.010）B=（376.2）O 因此，前述 4 个十进制数转换为二进制数后，可以将各个二进制数从小数点开始，整 数部分从右向左，小数部分从左向右，每 3 位二进制数表示 1 位八进制数，可得： （1） （43）D=（101 011）B =（53）O （2） （127）D=（1 111 111）B=（177）O （3） （254.25）D=（11 111 110.010）B=（376.2）O （4） （2.718）D=（10.101 100）B=（2.54）O 1.2.3 将下列二进制数转换为十六进制数: (1) (101001) B (2) (11.01101) B 解:由小数点开始，整数部分从右向左，小数部分从左向右，每 4 位二进制数表示 1 位 十六进制数，不够 4 位的补 0，可得: (1) (10 1001)B=() B=(29) H (2) (11.01101) B=(00) B=(3.68) H 1.2.4 将下列十进制数转换为十六进制数(要求转换误差不大于 16-4): (1) (500)D (2) (59)D (3) (0.34)D (4) (1002.45) D 解: 将十进制数转换为十六进制数的方法有两种: 一是利用&短除法&，逐步除 16 求得； 二是首先将十进制数转换为二进制数，然后由小数点开始，整数部分从右向左，每 4 位二进 制数表示 1 位十六进制数。在习题 1.2.2 中介绍了第二种方法，可参考.这里采用&短除法&. (1) 将 500 连除以 16 如下:16 500……余4 16 31……余15 16 1……余1 0由此得(500)D =(1F4)H (2) 将 29 连除以 16 如下:16 59……余11 16 3……余3 0由此(59) D=(3B) H (3) 将 0.34 连乘 16 如下:0.34 ? 16 0.44 ? 16 0.04 ? 16 0.64 ? 165.44……5 7.04……7 0.64……0 10.24……10由此得(0.34) D=(0.570A) H 转换误差校核 (0.570A)H=5×16-1+7×16-2+10×16-4=0.339 996转换误差为 0.34-0.339 996=0.000 004&16-4 (4) 将(1 002.45)D 分为整数和小数两部分转换 将整数 1 002 连除以 16 如下:16 1002……余10 16 62……余14 16 3……余 3 0所以得(1002)D=(3EA)H 将小数部分连乘 16 如下:0.45 ? 16 0.2 ? 16 0.2 ? 16 0.2 ? 167.2……7 3.2……3 3.2……3 3.2……3故(0.45)D=(0.733 3)H 转换误差校核 (0.733 3)H=7×16-1+3×16-2+3×16-3+3×16-4=0.449 997 转换误差为 0.45-0.449 997=0.-4 1.2.5 将下列十六进制数转换为二进制数： （1） （23F.45）H （2） （A040.51）H 解：将每位十六进制数用 4 位二进制数表示，并填入原数中相应的位置，得 （1） （23F.45）H =（11.）B （2） （A040.51）H = (00 ) B 1.2.6 将下列十六进制数转换为十进制数： （1） （103.2）H （2） （A45D.0BC）H 解：将十六进制数按权展开相加，即可得十进制数： （1） （103.2）=1×162+3×160+2×16 -1 =（259.1252）D （2） （A45D.0BC）H =10×163 +4×162 +5×161 +13×160 +11×16-2 +12×16-3 =+80+13+0.93 =() D 1.3 二进制数的算术运算 1.3.1 写出下列二进制数的原码 反码和补码： （1） （+1110）B （2） （+10110）B （3） （-1110）B （4） （-10110）B 解：二进制数为正数时，其原码、反码、补码相同；二进制数为负数时，将原码的数值 位逐位求反（即得到反码） ，然后在最低位加 1 得到补码。所以： （1） A 原=A 反=A 补=1110 （2） A 原=A 反=A 补=10110 （3） A 原=11110，A 反=10001，A 补=10010（4） A 原=110110，A 反=101001，A 补=.3.2 写出下列有符号二进制补码所表示的十进制数： （1） 0010111 （2）
解：二进制数的最高位为符号位。最高位为 0 表示正数，为 1 表示负数。 （1）0010111 为正数，所以（010111）B = （23）D （2） 为负数的补码，首先将其再次求补还原为有符号的二进制数（-0011000）B， 再转换为十进制数为（-24） 。 1.3.3 试用 8 位二进制补码计算下列各式，并用十进制数表示结果： （1）12+9 （2） 11-3 （3） -29-25 （4） -120+30 解： （1） ， （12+9）补 =（12）补 +（9）补=+1 0101 （2） ， （11-3）补=（11）补+（-3）补=11 00 （3） ， （-29-25）补=(-29) 补+(-25) 补=10 10 上述加法过程， 最高位的 1 被舍弃.将
求反补得到有符号的二进制数(-0110110) B， 再转换成十进制数为(-54)。 （4） ， （-120+30）补 =（-120）补 +（30）补 =01 10 将
求反补得到有符号的二进制数（-1011010）B，再转换成十进制数为（-90） 。 1.4 二进制代码 1.4.1 将下列十进制数转换为 8421BCD 码： （1） 43 （2）127 （3） 254。25 （4）2.178 解：将每位十进制数用 4 位 8421BCD 码表示，并填入原数中相应的位置，得： （1） ， （43）D =（）BCD （2） ， （127）D =（11）BCD （3） ， （254.25）D =（00.）BCD （4） ， （2.718）D =（01 1000）BCD 1.4.21.4.2 将下列数码作为自然二进制数或 8421BCD 码时，分别求出相应的十进数： （1）
（3） （4）10001 解：当上述三个数码作为自然二进制数转换为十进制数时，按权展开相加，即可得十进 制数，二进制数的位权表如下：211 210 29 28 27 26 25 24 23 22 21 20 2 256 128 64 32 16 8 4 2 1上述三个数码作为 8421BCD 码时， 整数部分从右向左， 没 4 位二进制数表示 1 位十进制数。 7 4 2 1 （1） ， （）B=1×2 +1×2 +1×2 +1×2 +1×20 =（151）D （2） ， （11）B=1×2 11+1×2 7+1×22+1×2 4+1×21+1×20 =（2195）D 作为 BCD 码时， （11）BCD =（893）D （3） ， （01）B=1×2 8+1×2 6+1×2 3+1×2 0 =（329）D 作为 BCD 码时， （01）BCD =（149）D 1.4.3 试用十六进制数写出下列字符的 ASCII 码的表示： （1） + （2）＆（3） you （4）43解：首先根据表 1.4.3A，查出每个字符所对应的二进制数表示的 ASCII 码，然后将二 进制数=码转换成十六进制数表示。（1） “+”的 ASCII 码为 0101011，则（）B=（2B）H （2）@的 ASCII 码为 1000000， 则（）B=（40）H （3）you 的 ASCII 码为 01，对应的十六进制数分别为 79，6F， 75。 （4）43 的 ASCII 码为 10011，对应的十六进制数分别为 34，33。 1.6 逻辑函数及其表示方法 1.6.1 在图题 1.6.1 中，已知输入信号 A、B 的波形，画出各门电路输出 L 的波形 解：首先根据输入信号的变化分段，然后按照每一段输入信号的取值，确定输出信号， 逐段画出输出波形。在图题 1.6.1（a）中，只要与非门的输入有 0，输出就为 1；输入全为 1 时，输出为 0。所以，得到 L 的波形如图题解 1.6.1（a）所示。在图题 1.6.1（a）所示实际是异或门，只要两个输入信号相同时，输出为 0，否则为 1， 得到输出 L 的波形如图题解 1.6.1（b）所示。第2章 2.1 逻辑代数 2.1.1 用真植表证明下列恒等试： （1） ( A ? B) ? C ? A ? ( B ? C ) （3） A ? B ? AB ? AB 解：根据题意，首先分别写出等式两边逻辑表达式的真值表，然后观察它们是否完全相 同，若相同，则说明等式成立。 + B）○ + C = A○ + (B○ + C)列写真值表，如表题解 2.1.1（a）所示。 （1）根据逻辑恒等式（A○ （2） （A+B） （A+C）=A+BC+ B）○ + C 与 A○ + (B○ + C)的真值表完全相同，故 由表题解 2.1.1（a）的最右边两栏可知， （A○ + B）○ + C = A○ + (B○ + C) 成立。 等式（A○ （2）根据逻辑恒等式（A+B） （A+C）=A+BC 列写真值表，如表题解 2.1.1（b）所示。根据表题解 2.1.1（b）所示的最右边两栏可知， （A+B） （A+C）与 A+BC 的真值表完全相同， 故等式（A+B） （A+C）=A+BC 成立。 （3）根据逻辑恒等式 A ? BAB + AB 列写真值表，如表题解 2.1.1（C）所示。根据表题解 2.1.1（C）所示的最右边两栏可知， A ? B与 ABAB 的真值表完全相同，故等式 A ? BAB + AB 成立。2.1.2 写出三变量的摩根定理表达式，并用真值表验证其正确性。 解：三变量的摩根定理表达式为： A + B = A 贩 B C ， ABC = A + B + C 按照 A、B、C 所有可能的取值情况列出真值表，如表题解 2.1.2 所示。将表中第 3 列 和第 4 列进行比较、第 5 列和第 6 列进行比较，可见等式两边的真值表完全相同，故等式成 立。2.1.3 用逻辑代数定律证明下列等式：(1) A ? AB ? A ? B (2) ABC ? ABC ? ABC ? AB ? AC (3) A ? ABC ? ACD ? (C ? D) E ? A ? CD ? E解：对于这类题目，需要熟记逻辑代数的基本定理，然后对等式的一边进行化简推导， 得到另一边等式。A +A A （ ） + B （1） ， A +B = （）（ 根据 A + A =1） （根据 A + AB = A ） （根据 A+1=1）= A + AB + AB = A + AB（1+B）+ AB 或者： A + AB = A（A+ A ）=A + B = A + AB + AB = A + B B C A B + C A B C+A CB = B A B C（ + （2） ，A ）+（根据 A + A = 1 ）= AC + ABC = A （C +BC）=A （C +B）= AB +AC（根据 A + AB = A + B ）(3)， A + ABC + ACD + (C + D) E = A(1 + BC ) + ACD + CDE= A + AC D+ C D E ==A+CD+E 2.1.4 用代数法化简下列各式：A +C+ DC D E （根据 A + AB = A + B ）（1）AB（BC+A） （2） ( A ? B)( AB) （3） ABC ( B ? C ) （4） A B ? ABC ? A( B ? A B ) ） （5） AB ? AB ? AB ? AB （6） ( A ? B) ? (A ? B) ? ( AB)( A B)（7） B ? ABC ? AC ? AB （8） ABC ? ABC ? ABC ? A ? BC （9） ABCD ? ABD ? BCD ? ABCBD ? BC （10） AC ? ABC ? BC ? ABC 解： 本题要求应用逻辑代数的公事和定理进行逻辑运算， 以便消去多余的乘积项和多余 的因子， 从而得到逻辑函数的最简式。 （1） ， AB( BC + A) = ABC + AB = AB(根据A + 1 = 1)（根据A ? A A，A ? A 0）（A +B ）（ A B A A ） B =B A B + A B （2） ，=B CBC （ + ） A= BC （ + B+ C ）（ + ） （3） ，A（根据 A 贩 B C = A + B + C）= AB + AC + BB + BC + CB + C（A + B + B + 1 ）= AB + C = AB + CB + A B C AB + A B （+ （4） ，A ）= A （B+ B） C +（A B + ）A = A （B+ C ） + A B+ A = A+B+C + A（根据A+ AB = A + B） （根据A+ AB = A + B）（根据 A ? B = A + B ，A + A = 1 ）= 1+BC = 1 = 0（根据1+ A = 1 ）B + A B A B + A B+ （5） ，A= A （B+ B）+ （ A B+ B） = A+ A = 0（A +B ） +A +B + A B（ A B）（ （6） ， ）（根据 A + A = 1 ） （根据 A + B = A B ）= A ?BA ? B（ A+ ）（ BA +）B （根据 A ? BA+ B）A + ） B= B + A B+ A B = AB + B = A + B = AB（7） ， B +A B C A C + A B+（根据A+ A B =（根据A+ AB = A + B）= B + A C + A C+ A B （根据 A + A = 1 ） = B + 1+ AB = 1（根据 A + A = 1 ）B C A B C + A B C +A B C+ + （8） ，A = A B C+ A B C + A B+ C + A BC （根据 A + A = 1 ）= 1+ A （BC + 1 ） + BC = 1+ A + BC = 1 （根据1+ A = 1 ）B C D A B D +B C D + A B C B D B C + （9） ，A += ABC （D + D） + ABD + B （CD + C） （根据 A + A = 1 ）= = B （AC + AD + C + D ） （根据A+ A B A + ） B= B （A + C + D ） = AB + BC + BDC + A B C B C+ A B C+ （10） ，A =C （ A + A） B + BC + ABC （根据A+ A B =（根据 A ? BA + ） B=C （A + B） + BC + ABC =（A + B） + C + BC + ABCA+ B）（根据 A + B = A B ）= AB + C + B = B + C = BC2.1.5 将下列各式转换成与-或形式：(1) A ? B ? C ? D (2) A ? B ? C ? D ? C ? D ? A ? D (3) AC ? BD ? BC ? AB解：与-或形式就是乘积项之和的形式，也称为积之和形式。在化简时，一般要多次用 到摩根定理，因此，要熟记该定理。 （1） ， A排 B C D= A B+ A B 排 CDC D（根据 A + B = A B ）=（A B放 A）（ B CD ） CD （根据 A ? BA+ B）=（A + B）（A + B）（ ? C =（AB + AB）（CD+CD）D）（C + D）=（AB + AB （ ） CD+CD）+（AB + AB（ ） CD+CD） （根据A ? BAB +A ） B= AB ? AB （C D+CD）+（ABAB） C D CD=（A+B）（A+B ）（CD+CD）+（AB + AB）（C+D） （C+D ） =（AB+ AB）（CD+CD）+（AB + AB）（CD+CD） = ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD + ABCD（2） ， A +B +C +D +C +D +A +D=（A + B ）（ C+ ）（ D + C+ ）（ D= AC+AD+BC+BD+AC+AD+CD+D =AC+BC+（A+B+C+1）D =AC+BC+DA + ）D （根据 A + B = A B ）CB D 贩 B CA B （3） ，A?(A C +B DB C ( ) A B+)（根据 A + B = A B ）= A B C+ A B C +B C+ DABD= ABC + BCD + ABD = ABC 贩 BCD ABD= ( A + B + C )( B + C + D)( A + B + D) = ( AB + AC + AD + B + BC + BD + C + CD)( A + B + D) = [( A + 1 + C + D) B + ( A + D + 1)C + AD]( A + B + D) = ( B + C + AD)( A + B + D)= AB + AC + AD + B + BC + ABD + BD + CD= AC + AD + CD + B2.1.6 已知逻辑函数表达式为 L ? ABC D ，画出实现该式的逻辑电路图，限使用非门和二 输入与非门。 解：由逻辑式画出逻辑图，一般先根据题目要求，将函数式变换为适于使用限定图形符 号的形式，然后用图形符号代替代数运算符号。对该题而言，要将函数化为与非—与非的形 式，然后用非门和二输入与非门画出逻辑图，如图题解 2.1.6 所示。2.1.7 画出实现下列逻辑表达式的逻辑电路图，限使用非门和输入与非门。 （1）L=AB+AC （2） L ? D( A ? C ) （3） L ? ( A ? B)(C ? D)解：先将逻辑表达式化为与非—与非形式，再用与非门、非门实现函数。B + A C A B = A C （1） ， L =A，如图题解 2.1.7（a）所示。（2） ， L = D ( A + C ) = DA + DC = DA ? DCDA DC ，如图题解 2.1.7（b）所示，如图题解 2.1.7( +B C ( ) + D )= A + B + C + D = A B C D + A B=C D （3） ，L= A（c）所示。2.1.8 已知逻辑函数表达式为 L ? AB ? AC ，画出实现该式的逻辑电路图，限使用非门和二 输入或非门。 解：先将函数化或非—或非表达式，再用或非门和非门实现。L = AB + AC = AB + AC = A + B + A + C，如图题解 2.1.8 所示。2.2逻辑函数的卡诺图化简法2.2.1 将下列函数展开为最小项表达式： （1） L ? ACD ? BC D ? ABCD （2） L ? A( B ? C ) （3） L ? AB ? ABD( B ? C D) 解：最小项表达式为与—或形式，每个与项包含所有逻辑变量。对于某个乘积而言，若 缺少某变量，一般利用 A + A = 1 补齐该变量。注意：最小项表达式子不等于最简形式。C D B C + D A B C D+ A C DB B = B C DA + A( + A B C D) （1） ， L =A+( + )= ABCD + ABCD + ABCD + ABCD + ABCD（2） ， L = A( B + C ) = A + B + C = A + BC= A( B + B)(C + C ) + BC ( A + A)= ABC + ABC + ABC + ABC + ABC(3)， L = AB + ABD( B + CD ) = AB ABD( B + CD) = AB( A + B + D)( B + CD)= ABD( B + CD) = ABD + ABDCD = ABD(C + C )= ABC D +ABC D2.2.2 已知函数 L（A，B，C，D）的卡诺图如图题 2.2.2 所示，试写出函数 L 的最简与或 表达式。解：因为任何逻辑函数都等于它的卡诺图中位的那些最小项之和。要得到一个函数的 最简与或表达式，就是要将逻辑上相邻的最小项圈成一个包围圈，且每个包围圈必须含 2n 个方格，对应每个包围圈写成一个新的乘积项，然后将所有包围圈对应的乘积项相加即可。 此题可画 4 个包围圈，每个对应的乘积项如图题解 2.2.2 所示，其最简与或表达式为：L( A, B, C , D) = BC D + BCD + BC D + ABD2.2.3 用卡诺图法化简下列各式：(1) A BCD ? ABC D ? AB ? A D ? A BC (2)( AB ? B D)C ? BD( AC ) ? D( A ? B ) (3) A BCD ? D( BC D) ? ( A ? C ) B D ? A( B ? C ) (4) L( A, B, C , D) ? ? m(0,2,4,8,10,12 ) (5) L( A, B, C , D) ? ? m(0,1,2,5,6,8,9,10,13,14)(6) L( A, B, C , D) ? ? m(0,1,4,6,9,13) ? ? d (1,3,5,7,11,15)(7) L( A, B, C , D) ?? ? m(0,13,14,15) ? ? d (1,2,3,9,10,11)解：先将函数化为最小项表示的与或表达式，画出卡诺图（或根据表达式直接填写卡诺 图） ，再用卡诺图化简。在画卡诺图的包围圈时，包围圈要尽可能覆盖填 1 的最小项，且包 围圈的数目要尽可能少，这样可得最简与或表达式。B C D A B C D + A B A D + A B C+ （1） ，A= A BC D +++ B C )+ C ( A+ BC )D DA B C+ D ( A B+ C) ( C + D) +D ( A + D ) B(= A BC D +A B C+ DA BC +DAB +C DA+ BC D+ ABC DABC D由逻辑表达式作卡诺图，如图题解 2.2.3（a）B + B DC ) B DA + C （2） ，(A( DA) B +(+)= ABC + BCD + BD( A + C ) + DAB = ABC + BCD + ABD + BCD + ABD由逻辑表达式作卡诺图，如图题解 2.2.3（b） 由卡诺图得到最简逻辑表达式 L = AB + ACD + ABC + BCD（3） ABCD + D( BCD) + ( A + C ) BD + A( B + C )= ABCD + BCD + ABD + BCD + ABC由逻辑表达式作卡诺图，如图题解 2.2.3（c） 。 由卡诺图得到最简逻辑表达式 L = BD + ABD + ACD(, , , ) （4） ， LABCD= m 1 2 ) 0 , 8 4 2 0 ,( ?由逻辑表达式作卡诺图，如图题解 2.2.3（d） 由卡诺图得到最简逻辑表达式 L = CD + BD(5)， L( A, B, C , D) =?m(0,1, 2,5, 6,8,9,10,13,14)由逻辑表达式作卡诺图，如图题解 2.2.3（e） 由卡诺图得到最简逻辑表达式 L = CD + BC + CD(, , , ) （6） ， LABCD= m 1 3 ) 9 , 6 4 2 0 , ( 5 ) 1 ,7 5 ,3 , 1 ( 邋1d+由逻辑表达式作卡诺图，如图题解 2.2.3（f） 由卡诺图得到最简逻辑表达式 L = A + D(, , , ) （7） ， LABCD= m 1 5 ) 4 1 , 3 0 , ( ) 0 , 9 3 , 2 , 1 ( 邋1d+由逻辑表达式作卡诺图，如图题解 2.2.3（g） ，此题卡诺图采用了另一种简化画法。 由卡诺图得到最简逻辑表达式 L = AD + AC + AB2.2.4 已知逻辑函数 L ? AB ? BC ? C A ，试用真值表、卡诺图和逻辑图（限用非门和与非 门）表示。 解：先根据已知的逻辑函数表达式写出真值表，由真值表画卡诺图，由卡诺图得到最简 与或表达式，然后将与或表达式转化为与非表达式。 ① 由逻辑函数写出真值表，如表题解 2.2.4 所示。② 由真值表可画出卡诺图，如图题解 2.2.4（a）所示。 ③ 由卡诺图，得逻辑表达式 L = AB + BC + ACBC 用摩根定理将此式化为与非表达式： L = AB + BC + AC = AB 贩AC④ 由已知函数的与非—与非表达式画出逻辑图，如图题解 2.2.4（b）所示。3.1 MOS 逻辑门电路 3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数，试选择一种最合适工作在高噪声 环境下的门电路。解：根据表题 3.1.1 所示逻辑门的参数，以及式（3.1.1）和式（3.1.2） ，计算出逻辑门 A 的高电平和低电平噪声容限分别为VN H A = VO (H min)- V1H ( m i n )=2 . 4 V - 2 V = 0 . 4 VVNLA = V 1L(max) - VOL(max) = 0.8V - 0.4V = 0.4V同理分别求出逻辑门 B 和 C 的噪声容限为VN H B = VO (H mi n)- V1H ( m i n )=3 . 5 V - 2 . 5 V= 1 VVNLB = V 1L(max) - VOL(max) = 0.6V - 0.2V = 0.4V VNHC = VOH (min) - V 1H (min) = 4.2V - 3.2V = 1VVNLC = V 1L(max) - VOL(max) = 0.8V - 0.2V = 0.6V电路的噪声容限愈大，其抗干扰能力愈强，综合考虑，选择逻辑门 C。 3.1.2 求下列情况下 TTL 逻辑门的扇门数： （1） 74LS 门驱动同类门； （2） 74LS 门驱动 74ALS 系列 TTL 门。 解：首先分别求出拉电流工作时的扇出数 NOH 和灌电流工作时的扇出数 NOL，两者中 的最小即为扇出数。从 附 录 A 中 可 查 得 74LS 系 列 电 流 参 数 的 数 值 为 IOH=0.4mA ， IOL=8mA ， IIH=0.02mA ， IIL=0.4mA ；74ALS 系列输入电流参数的数值为 IIH=0.02mA ， IIL=0.1mA， 其中省略了表示电流流向的负号。 （1）根据式（3.1.4）和式（3.1.5）计算扇出数 74LS 系列驱动同类门时，输出为高电平的扇出数NOH = IOH = 0.4mA = 20 IIH 0.02mA输出为低电平的扇出数NOL = IOL = 8mA = 20 IIL 0.4mA所以，74LS 系列驱动同类门时的扇出数 N0 为 20。 （2）同理可以算出 74LS 系列驱动 74ALS 系列时，有NOH = IOH = 0.4mA = 20 IIH 0.02mANOL = IOL = 8mA = 80 IIL 0.1mA所以，74LS 系列驱动 74ALS 系列时的扇出数 N0 为 20。 3.1.3 根据表题 3.1.3 所列的三种逻辑门电路的技术参数，计算出它们的延时-功耗积，并确 定哪一种逻辑门的性能最好。 解：延时—功耗积为传输延迟时间与功耗的乘积，即 DP=t pd PD 根据上式子可以计算出各逻辑门的延时—功耗积分别为DPA =(1+ 1.2)ns tpLH + tpHL 反 PD = 16mW = 17.6? 10- 12 J 2 2= 44 pJ， DP C17.6 pJ同理的出， DP B= 10 pJ 。逻辑门的 DP 值愈小，表明它的特性愈好，所以逻辑门 C 的性能最好。3.1.4 已知图题 3.1.4 所示各 MOSFET 管|VT|=2V，忽略电阻上的压降，试确定其工作状态 （导通或截止） 。 解：图题 3.1.4（a）和（c）为 N 沟道增强型 MOS，图题 3.1.4（b）和（d）为 P 沟道 增强型 MOS。N 沟道增强型 MOS 管的开启电压 VT 为正。当 vGS&VT 时，MOS 管处于截止 状态；当 vGS ? VT，且 vDS ? (vGS —VT)时，MOS 管处于饱和导通状态。对于图题 3.1.4（a） ，vGS=5V，vDS=5V，可以判断该 MOS 管处于饱和导通状态；对于 图题 3.1.4（c） ，vGS=0V&VT，所以该 MOS 管处于截止状态。 P 沟道增强型 MOS 管的开启电压 VT 为负。当 vGS&VT，时，MOS 管处于截止状态；当 vGS ? VT，且 vDS ? （vGS—VT）时，MOS 管处于饱和导通状态。对于图题 3.1.4（d） ，vGS= -5V，vDS= -5V，可以判断该 MOS 管处于饱和导通状态。 3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时，输入端在以下四种接法下都 属于逻辑 0： （1）输入端接地； （2）输入端接低于 1.5V 的电源； （3）输入端接同类与非门 的输出低电压 0.1V； （4）输入端接 10KΩ 的电阻到地。 解：对于 74HC 系列 CMOS 门电路来说，输出和输入低电平的标准电压值为： VOL=0.1V，VIL=1.5V。因此有： （1）v1=0 & VIL=1.5V，属于逻辑 0。 （2）v1&1.5V= VIL，属于逻辑 0。 （3）v1=0.1V & VIL=1.5V，属于逻辑 0。 （4）由于 CMOS 管的栅极电流非常小，通常小于 1μ A，在 10kΩ 的电阻上产生的压 降小于 10mV，即 v1&0.01V& VIL=1.5V，故也属于逻辑 0。 3.1.6 试分析图题 3.1.6 所示的电路，写出其逻辑表达式，说明它是什么逻辑电路? 解：该电楼由两部分组成，如图题 3.1.6 所示，虚线左边为一级与非门，虚线右边组成 与或非门，其中 T1N 和 T2N 并联实现与功能，两者再与 T3N 串联实现或功能。与非门的输出AB = AB + AB = A ? B X = AB 。与或非门的输出 L 为： L =（A + B）X =（A + B）该电路实现同或功能。3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式。 解：图题 3.1.7 所示电路中， L1 = AB ， L2 = BC ， L3 = D ，L4 实现与功能，即BC D E 。 L4 = L1 贩 L2 L3 ，而 L = L4 E ，所以输出逻辑表达式为 L = AB 贩3.1.8 用三个漏极开路与非门 74HC03 和一个 TTL 与非门 74LS00 实现图题 3.1.7 所示的电 路，已知 CMOS 管截止时的漏电流 IOZ=5uA，试计算 RP(min)和 RP(max)。 解：第一级的两个与非门和一个非门用漏极开路与非门 74HC03 组成，第二级的与非 门用 TTL 与非门 74LS00 实现。=0.33V ， I OL (max) = 4mA ， 从 附 录 A 查 得 74HC 系 列 的 参 数 为 ： VOL （max）VOH (min) = 3.84V ；74LS 系列的参数为：IIL(max)=0.4mA， IIH(max)=0.02mA.因为三个漏极开路门的公共上拉电阻 R，的下端接 74LS00 的一个输人端，即： 在灌电流情况下，求出凡的最小值：R p (min) =VDD - VOL (max) (5 - 0.33)V = 籛1.3k I OL (max) - I IL (total ) (4 - 0.4) mA在拉电流情况下，求出 Rp 的最大值：Rp (max) =VDD - VOH (min) (5 - 3.84)V = 籛33.1k Ioz (total ) - I IH (total ) (0.005? 3 0.02)mA3.1.9 图题 3.1.9 表示三态门作总线传输的示意图，图中 n 个三态门的输出接到数据传输总 线，D1、D2、 ```、 Dn 为数据输入端，CS1、CS2、```、 CSn 片选信号输入端。试问（1）CS 信号如何进行控制，以便数据 D1、D2、 ```、 Dn 通过该总线进行正常传输;(2)CS 信号能否两 个或两个以上同时有效?如果 CS 出现两个或两个以有效，可能发生什么情况?(3)如果所有 CS 信号均无效，总线处在什么状态?解： （1）根据图题 3.1.9 可知，片选信号 CS1、CS2、?CSn 为高电平有效，当 CSi=1 时，第 i 个三态门被选中，其输人数据被送到数据传输总线上。根据数据传输的速度，分时 地给 CS1、CS2、?CSn 端以正脉冲信号，使其相应的三态门的输出数据能分时地到达总线 上。 （2）CS 信号不能有两个或两个以上同时有效，否则两个不同的信号将在总线上发生 冲突。即总线不能同时既为 0 又为 1。 （3）如果所有 CS 信号均无效，总线处于高阻状态。 3.1.10 某厂生产的双互补对及反相器(4007)引出端如图题 3.1.10 所示，试分别连接:(1)三个 反相器;(2)3 输入端或非门;(3) 3 输入端与非门;(4)或与非门 L ? C ( A ? B ) ;(5) 传输门(一个 非门控制两个传输门分时传送).解： （1）三个发相器 将图题 3.1.10 所示电路按下列方式连接，可以得到三个反相器。 ① 8、13 相连，6 端为输人，8 端为输出，14 端接 VDD，7 端接地； ② l、5 相连，3 端为输人，5 端为输出，2 端接 VDD，4 端接地； ③ 10 端为输人，12 端为输出，11 端接 VDD，9 端接地。 （2）三输人端或非门 电路图如图题解 3.1.10（a）所示。 （3）三输人端与非门 电路图如图题解 3.1.10（b）所示。（4）或与非门 电路如图题解 3.1.10（c）所示（5）传输门 电路图如图题解 3.1.10（d）所示，由 6 端输入的信号控制 TG1、TG2 分时传送数据。6 端接低电平时，TG1 导通，2 端的数据传送到 12 端；6 段接高电平时，TG2 导通，4 端的数 据传送到 12 端。3.1.11 试分析图题 3.1.11 所示某 CMOS 器件的电路，写出逻辑表达试，说明它是什么逻辑 电路. 解：电路由两个输入反相器、一个输出反相器、一个传输门及 T1、T2 和 T3 构成的电路 组成。传输门有 B 和 B 控制，当 B=0 时传输门导通，当 B=1 时传输门截止。T1、T2 和 T3 构成的电路的工作状态由 B 控制，当 B =1 时 T1、T2 和 T3 均截止，T1、T2 和 T3 构成的电路 不工作；当 B =0 时，T1、T2 和 T3 构成的电路工作，并且起反相作用，其输出等于 A。 综上所述，当 B=0 时，T1、T2 和 T3 构成的电路不工作，传输门导通，输出 L=A；当 B=1 时 T1、T2 和 T3 构成的电路工作传输门截止，输出 L= A 。列出真值表如表题解 3.1.11 所示。 其逻辑表达式 L = AB + AB = AB ，故电路为异或门电路。3.1.12 试分析图题 3.1.12 所示的 CMOS 电路，说明它们的逻辑功能. 解：对于图题 3.1.12（a）所示的 CMOS 电路，当 EN = 0 时，TP2 和 TN2 均导通，TP2 和 TN2 构成在职反相器正常工作，L= A ；当 EN = 1时，TP2 和 TN2 均截止，无论 A 为高电 平还是低电平，输出端均为高阻状态，其真值表如表题解 3 .1.12 所示，该电路是低电平使 能三态非门，其表示符号如图题解 3 .1.12（a）所示。 图题 3.1.12（b）所示的 CMOS 电路， EN = 0 时，Tp2 导通，或非门打开，TP1 和 TN1 构成的反相器正常工作，L=A；当 EN = 1时，Tp2 截止，或非门输出低电平，使 TN1 截止， 输出端处于高阻状态，该电路是低电平使能三态缓冲器，其表示符号如图题解 3.1.（12）所 示。 同理可以分析图题 3.1.12（c）和图题 3.1.12（d）所示的 CMOS 电路，它们分别为高 电平使能三态缓冲器和低电平使能三态非门， 其表示符号分别如图题 3.1.12 （c） 和图题 3.1.12 （d）所示 3.1.13 试分析图题 3.1.13 所示传输门构成的电路，写出其逻辑表达式，说明它是什么逻辑 电路。 解：对于图题 3.1.13 所示的电路，输入信号 A 作为传输门的控制信号，输人信号 B通过传输门与输出 L 相连。当 A=0 时，传输门 TG1 导通，TG2 断开， L = B ；当 A=l 时， 传输门 TG1 断开，TG2 导通， L = B ；其真值表如表题解 3.1.13 所示，该电路实现异或功 能， L = AB。3.1.14 由 CMOS 传输门构成的电路如图题 3.1.14 所示，试列出其真值表，说明该电路的逻 辑功能。 解：当 CS=1 时，4 个传输门均为断开状态，输出处于高阻状态。当 CS=0 时，4 个传 输门的工作状态由 A 和 B 决定，A=B=0 时，TG1 和 TG2 导通，TG3 和 TG4 截止，L=1。依 此分析电路可以列出真值表如表题解 3.1.14 所示，根据真值表可得 L = A + B 。该电路实 现三态门输出的 2 输入或非逻辑功能3.1.15写出图题 3.1.15 所示电路的逻辑表达式。.解：通过分析 NMOS 与非门和或非门可知，两个工作管串联实现与功能，并联实现或 功能。根据图题 3.1.15 所示电路，左半边电路中 B、C 对应的工作管串联实现 BC 与功能， 两者又与 D、E 对应的工作管并联，实现 ( BC + DE ) 或功能，然后再与 A 对应的工作管串 联实现 A( BC + DE ) 的功能，并注意与、或、非之间的先后顺序，可写出电路的逻辑表达 式 L = ( BC + DE ) A + ( A + G ) EF 。3.1.16 写出图题 3.1.16 所示电路的逻辑表达式。 解：图题 31 16 所示电路由三部分组成，第一、三部分为 NMOS 反相器，分析中间电 路可得真值表如表题解 3.1.16 所示， 该电路为同或门， 即Y = A? X 。 而 X = B ，L = Y ，所以 L = A ? XA? BA ? B ，即电路为同或门。3.2.1 由 BJT 构成的反相器如图题 3.2.1 所示，VCC=+5V， VBE=0.7V，β =100。当输入 v1 为 5V 时，输出为 0.2V，试计算 Rb/Rc 的最大比值。解：当反相器的输入 v1 为 5V，输出为 0.2V 时，BJT 工作在饱和区，有 ic ? β iB。分别 在输入回路和输出回路， 列出 iB 与 Rb、 ic 与 Rc 的关系式， 代入上述关系式即和得出 /Rc 的最大比值。 由图题 3.2.1 可得 RbiB =v1 - VBE 5- 0 . 7 4.3 = = Rb Rb RbVCE = VCC - RC iCBJT 工作在饱和区时 ic ? β iB，所以VCE ? VCCβRC iB4.3 RC Rb0.2 ? 5 100Rb 430 ； RC 4.890Rb / RC 的最大比值约为 90。3.2.2 为什么说 TTL 与非门的输入端在以下四种接法下，都属于逻辑 1： (1)输入端悬空； (2)输入端接高于 2V 的电源； (3)输入端接同类与非门的输出高电压 3.6 V； (4) 输入端接 10K Ω 的电阻到地。 解： （1） 对于图题解 3.2.2 所示的与非门电路， 当输入端悬空是， T1 的发射极电流 iE1=0， 集电结正偏。VCC 通过 Rb1 和 T1 的集电结向 T2、T3 提供基极电流，使 T2、T3 饱和导通，输 出为低点平。可见输入端悬空等效于逻辑 1。（2） v1 ? 2VVIH ，属于逻辑 1。（3） v1 = 3.6V & VIH ，属于属于逻辑 1。 （4）对于图题解 3.2.2 所示的与非门电路，考虑 A 端接 10kΩ 电阻接地，B 端悬空时，) 电阻、T1 的发射结（0.7V）和 10kΩ 电阻上，显然， 则电源电压 VCC =5V 分配到 Rb1 (4kW此时输入端也属于逻辑 1。 3.2.3 设有一 74LS04 反相器驱动两个 74ALS04 反相器和四个 74LS04 反相器. (1) 问驱动 门是否超载?(2) 若超载，试提出一改进方案; 若未超载，问还可增加几个 74LS00 门? 解： （1）根据题意，74LS04 为驱动门，同时它又是负载门，负载门中还有 74ALS04。 从附录 A 中查出 74LS04 和 74ALS04 的参数如下（不考虑符号） 。 74LS04 ： IOL (max) = 8mA ， I OH (max) = 0.4mA ； I IL (max) = 0.4mA ，I IH (max) = 0.02mA74ALS04 ： I IL (max) = 0.1mA ， I IH (max) = 0.02mA4个74ALS04的 输 人 电 流 为 ： 4 I IL (max) = 4? 0.4mA1.6mA ，4I IH (max) = 4? 0.02mA2 个 74ALS040.08mA 。 0.2mA ，的 输 人 电 流 为 ： 2 I IL (max) = 2? 0.1mA2I IH (max) = 2? 0.02mA0.04mA 。① 拉电流负载情况下如图题解 3.2.3（a）所示，74LS04 总的拉电流为两部分．即 4 个 74LS04 的高电平输人电流最大值 4? I IH (max) 流最大值 2? I IH (max)0.08mA ；2 个 74ALS04 的高电平输人电0.04mA 。两部分拉电流之和为 0.08mA ＋ 0.04Ma=0.12mA 。而74LS04 能提供 0 .4mA 的拉电流，并不超载。 ② 灌 电 流 负 载 情 况 如 图 题 解 3.2.3 （ b ） 所 示 ， 驱 动 门 的 总 灌 电 流 为 l.6mA ＋ 0.2mA=18mA。而 74LS04 能提供 8mA 的灌电流，也未超载。 (2） 从上面分析计算可知， 74LS04 所驱动的两类负载无论是灌电流还是拉电流均未超载， 仍有一定的负载裕量。在拉电流负载情况下电流裕量为 0.4mA － 0.12mA=0.28mA ，可增加 74LS00 负数为 0.28mA／0.02mA=14。 在 灌 电 流 负 载 情 况 下 电 流 格 量 为 8mA － 18mA=6.2mA ， 可 增 加 74LS04 负 数 为 6.2mA／0.4mA ? 15。 综合考虑，除了 2 个 74ALS04 反相器和 4 个 74LS04 反相器负载外，再增加负载 74LS04 数 目不能超过 14 个。 3.2.4 图题 3.2.4 所示为集电极开路门 74LS03 驱动 5 个 CMOS 逻辑门， 已知 OC 门输出管 截止时的漏电流 IOZ=0.2mA;负载门的参数为:VIH(min)=4V，VIL(max)=1V，IIL=IIH=1uA. 试计算 上拉电阻的值.解：从附录A 查得 74LS03 的参数为： VOH (min) = 2.7V ， VOL (max) = 0.5V ，IOL (max) = 8mA 。根据式（3.1.6）和式（3.1.7）可以计算出上拉电阻的值。灌 电 流 情 况 如 图 题 解 3.2.4 （ a ） 所 示 ， 74LS03 输 出 为 低 电 平 ，I IL (total ) = 5IIL = 5? 0.001mA0.005mA ，有R p ( m i n=)VD D- VO( L max) ILI O L( m a x -) I( 5- 0 . V 5) 籛0 . 5 k 6 - 0.00 mA 5) t ( o t a)l( 8 =拉 电 流 情 况 如 图 题 解 3.2.4 （ b ） 所 示 ， 74LS03 输 出 为 高 电 平 ，I IH (total ) = 5I IH = 5? 0.001mA0.005mA ，由于 VOH (min) & VIH (min) ，为了保证负载门的输入高电平，取 VOH (min) = 4V ，有R p (max) =VDD - VOH (min) I OL ( total ) - I IH ( total )=(5 - 4)V 籛4.9k (0.2 + 0.005)mA综上所述，RP 的取值范围为 0.56~4.9kΩ3.2.5图题 3.2.5 表示—2 输入端 BiCMOS 与非门电路， 试分析该电路是怎样实现与非逻辑关系(即 L ? A ? B )的。解：图题 3.2.5 所示的与非门电路在 结构上与或非门电路的结构恰好相反，两 个 NMOSFET 的 MNA 和 MNB 彼此串联，而两个 PMOSFET 的 MPA 和 MPB 则彼此并联。 当 A、B 两输人端均为高电平时，MNA 和 MNB 均导通，MPA 和 MPB 则均截止，输出 L 为低电平。此时 M1A 和 M1B 外饱和导通，为 TI 基区的存储电荷提供一条释放通路。 当 A、B 两输人端之一为低电平时，MNA 或 MNB 中有一个截止，M1A 或 M1B 中也有一 个截止，而 MPA 或 MPB 导通，使输出为高电平；VDD 通过导通的 MPA 或 MPB 驱动 M2，使 M2 导通，为 T2 基区的存储电荷提供一条道路，使其迅速释放。 可见图题 3.2.5 所示电路具有与非的逻辑功能 3.3 射极耦合逻辑门电路 3.3.1 某 ECL 门 电 路 在 250C 时 的 参 数 为 ： VIL(max)=-1.475V ， VIH(min)=-1.105V ， VOL(max)=-1.630V， VOH(min)=-0.980V。 解：根据计算噪声容限的公式（3.1.1）和（3.1.2）得到其高电平和低电平噪声容限分别 为VNH = VOH (min) - VIH (min) = - 0.980V - (- 1.105V ) = 0.125V VNL = VIH (max) - VOL (max) = - 1.475V - (- 1.630V ) = 0.155V可见，ECL 门电路的噪声容限非常低。 3.4 砷化镓逻辑门电路 3.4.1 试分析 3.4 节介绍的两种砷化镓逻辑门电路的噪声容限.， 并判断哪种电路的抗干扰能 力强。 解：从 3.4 节内容可知，直接耦合 FET 逻辑电路的参数为：VIL (max) = 0.54V，VIH (min) = 0.63V， VOL (max)= 0.17V， VOH (min)= 0.7V，因此其高电平和低电平噪声容限分别为VNH = VOH (min) - VIH (min) = 0.7V - 0.63V = 0.07VVNL = VIL (max) - VOL (max) = 0.54V - 0.17V = 0.37V耗尽 型 FET 逻辑电 路的参数为 ： VIL (max)= - 0.26V， VIH (min)= - 0.16V，VOL (max) = - 1.27V ， VOH (min) = 0.7V 。因此，其高电平和低电平噪声容限分别为VNH = VOH (min) - VIH (min) = 0.7V - (- 0.16V ) = 0.86VVNL = VIL (max) - VOL (max) = - 0.26V - (- 1.27V ) = 1.01V根据计算结果可知， 耗尽型 FET 逻辑电路的噪声容限数值均比直接耦合 FET 逻辑电路的大， 因此，抗干扰能力比直接耦合 FET 逻辑电路强。 3.5 逻辑描述中的几个问题 3.5.1 试对图题 3.5.所示电路的逻辑门进行变换，使其可以用单一或非门实现。解：将图题 3.5.1 所示电路第二级的与门用其等效符号代替，得到图题解 3.5.1（a）所 示电路。然后将第二级输人端的小圆圈移至第一级的输出端，得到图题解 3.5.1（b）所示电 路，该电路可以用或非门 74HCT02 实现。 另外，也可以将电路的逻辑表达式进行变换得L = ( A+ B ) ( C+ D ) = ( A+ B )(C +D )=A +B + C +D直接用或非门实现上述表达式，得到如图题解 3.5.1（b）所示的逻辑电路。3.5.2 电路如图题 3.5.2 所示，使用与非门实现。解：将图题 3.5.2 所示电路第二级的或门用其等效符号代替，得到图题解 3.5.2（a）所 示电路。然后将第二级输人端的小圆圈移至第一级的输出端，得到图题解 3.5.2（b）所示电 路，该电路可以用一片包含四个 2 输人与非门的 74HCT00 和一片包含三个 3 输人与非门的 74HCT10 实现。 3.6 逻辑门电路使用中的几个实际问题 3.6.1 当 CMOS 和 TTL 两种门电路相互连接时，要考虑哪几个电压和电流参数？这些参数 应满足怎样的关系？ 解：当 CMOS 和 TTL 两种门电路相互连接时，需要考虑驱动门输出的电压和电流值VOH (min) 、 VOL (max) 、 IOH (max) 、 I OL (max) ，负载门输人端的电压和电流值 VIH (min) 、VIL (max) 、 I IH (max) 、 I IL (max) ，灌电流情况下应满足： I OL (max) 拉电流情况下应满足： I OH (max)驱动门和负载门是否匹配需要考虑两个因素。一个是逻辑门电路的扇出问题，即驱动门必须能对负载门提供足够的灌电流或者拉电流。? I IL (total )? I IH (total )另一个是逻辑电平兼容性问题， 驱动门的输出电压必须满足负载门所要求的高电平或者 低电平输人电压的范围。即：VOH (min) ? VIH (min)VOL (max) ? VIL (max)如果上述条件均满足，则两种门电路可以直接相互连接；如果不满足，则需要通过上 拉电阻或电平移动器等接口电路进行连接。 3.6.2 当用 74LS 系列 TTL 电路去驱动 74HC 系列 CMOS 电路时，试简述其设计思路，是 否需要接口电路?试计算其扇出数，并对接口电路就开关速度和功耗两方面作出评价（设用 一个 74LS 逻辑门作为驱动器件，并且它的高电平输出时的漏电流为 0.2mA） 。解： （ 1 ） 因 为 74LS 系 列 NL 电 路 的 输 人 为 低 电 平 时 ， 输 出 高 电 平 电 压 值 为VOH (min) = 2.7V ，而 74HC 系列的 VIH (min) = 3.5V （见附录 A） ，两种电路的电压不兼容，当用 74LS 系列 TTL 电路去驱动 CMOS 电路时，需要另加接口电路，如图题解 3、62 所示。 由于 CMOS 门的 I IL (max) 和 I IH (max) 均很小，远满足条I OL (max) ? I IL (total )和I OH (max) ? I OH (total ) ；理论上扇出数可以很大。但 CMOS 门电路的输入电容较大，负载门过多会影响电路的开关速度。取扇出数 No=20。 RP 的值可按式（3.1.6）和式（3.1.7） 来计算。 （2）RP (min)V， 的 值 按 式 （ 3.1.6 ） 计 算 ， 根 据 附录 A 可 知 ， VOL ( m a x )= 0.5I OL (max) = 8mA ， I IL (max) = 0.001 ，得RP (min) =（3）VCC - VOL (max) I OL (max) - I IL (total )=(5 - 0.5)V 籛0.56k 8mA - 0.001mA 20RP (max)的 值 按 式 （ 3.1.7 ） 计 算 ， 根 据 附 录 A 及 已 知 条 件 可 知 ，VOH (min) = 2.7V， I OZ= 0.2mA ， VIH (min) = 3.5V， VIH (max)= 0.001mA ，为保证负载门输入高电平值，取 VOH (min)= 3.5V=，得RP (max) =VCC - VOH (min) I OZ (total )+ I IH ( total )(5 - 3.5)V 籛6.8k 0.2mA + 0.001mA 20综上所述，RP，的取值范围为 0 .56－6.8 kΩ ，为了兼顾开关速度和功耗可取 Rp=1~3kΩ 。 3.6.3 当用 74ALS 系列 TTL 去驱动 74HC 系列 CMOS 时，重复题 3.6.2。 解： （1）74ALS 系列 TTL 电路的输出高电平电压值为 VOH(min)=3V，而 74HC 系列的VIH(min)=3.5V，74ALS 系列驱动 74HC 系列 CMOS 时，电压不兼容，故需外加接口电路，其 设计思路与题.3.6.2 相同。取扇出数 NO=20。RP 的值可按式（3.1.6）和式（3.1.7）来计算。 （2）RP (min)的 值 按 式 （ 3.1.6 ） 来 计 算 ， 根 据 附 录 A 可 知 ， VOL ( m a x )=0. 5 V，I OL (max) = 8mA ， I IL (max) = 0.001mA ，得RP (min) = VCC - VOL (max) I OL (max) + I IL (total ) = (5 - 0.5)V 籛0.56k 8mA - 0.001mA 20（3）RP (max) 的值按式 （3.1.7） 计算， 根据附录 A 及已知条件可知，VOL (min)= 3V ，IOZ = 0.2mA ，VIL (min) = 3.5V电平值，取 VOH (min)， I IH (max)= 0.001mA ，为保证负载门输入高= 3.5V得RP (max) =VCC - VOH (min) I OL (total ) + I IH (total )=(5 - 3.5)V 籛6.8k 0.2mA + 0.001mA 20综上所述，RP，的取值范围为 0 .56－6.8 kΩ ，为了兼顾开关速度和功耗可取 Rp=1~3kΩ 3.6.4 当用 HC 系列 CMOS 去驱动 74LS 系列 TTL 门电路时，试简述其设计思路，指出是 否需要加接口电路。并就开关速度和功耗两方面对接口电路进行评价。 解： （1）从附录 A 查得：74LS 系列的 VIH (min) 系列 CMOS 的 VOH (min)= 2V， VIL (max)= 0.8V，而 HC= 3.84V， VOL (max)= 0.33V ，故不需要另加接口电路。（2）扇出数 灌电流负载时的扇出数为N OL =I OL (max) I IL (max)I OH (max) I IH (max)=4mA = 10 0.4mA4mA = 200 0.02mA拉电流负载时的扇出数为N OH ==综合考虑上述两种情况，因 NOH? 10 ，故取 NO = 10 。3.6.5 当用 HC 系列 CMOS 驱动 ALS 系列 TTL 时，重复题 3.6.4。 解：由于两者电压兼容，不需要外加接口电路。扇出数的计算结果与题 3.6.4 相同。 3.6.6 复习一下 TTL 门的输出电路。若 TTL 的输出级超载时，电路会出现什么现象？用什 么仪器进行判断？ 解：TTL 门输出超载可能有两种情况，以 74LS 系列为例： （1）灌电流超载，此时 VOL 将超过 0.5V； （2）拉电流超载，此时 VOH 将低于 2.7V。用数字电压表测量 VOL 和 VOH，即判断是否超载。 3.6.7 设计一发光二极管 （LED） 驱动电路， 设 LED 的参数为 VF=2.5V， ID=4.5mA， VCC=5V， 当 LED 发亮时，电路的输出为低电平，选用集成门电路的型号，并画出电路图。 解：设驱动电路如图题解 3.6.7 所示，选用 74LS04 作为驱动器件。它的输出低电平电 流 I OL (max)= 8mA ， VOL (max) = 0.5V 。电路中的限流电阻VCC - VF - V(max) ID = (5 - 2.5 - 0.5)V = 444W 4.5mAR=第四章 习题 4.1 组合逻辑电路图的分析 4.1.1 写出如图题 4.1.1 所示电路对应的真值表。解： (1) 根据图题 4.1.1(a)所示的逻辑图，写出其逻辑表达式，并进行化简和变换得L = AB + A + B + BC ? C? AB ? A ? B ? BC ? C? AB ? AB ? B ? C? B ? A?C根据上述逻辑表达式列出真值表如表题解 4.1.1(a)所示。 (2)根据图题 4.1.1(b)所示的逻辑图， 写出其逻辑表达式，并进行化简和变换得L2 ? ABC ? ABC ? A( BC ? BC )L1 ? L2 ? ABC ? A( BC ? BC ) ? ABC ? A( BC ? BC ) ? ABC ? 0 ? 1根据上述逻辑表达式列出真值表，如表题解 4.1.1(b)所示.4.1.2 组合逻辑电路及输入波形（A、B）如图题 4.1.2 所示，试写出输出端的逻辑表达式并 画出输出波形.解：由逻辑电路写出逻辑表达式L ? AB ? AB ? A ? B首先将输入波形分段，然后逐段画出波形.当 A、B 信号相同时，输出为 1，不同时，输出为 0，得到输出波形，如图题解 4.1.2 所示。4.1.3 设有四种组合逻辑电路，它们的输入波形(A、B、C、D)如图题 4.1.3(a)所示，其对应 的输出波形为 W、X、Y、Z，如图 4.1.3(b)所示，试分别写出它们的简化逻辑表达式. 解：分析输入波形可知，输入变量从高位到低位为 D、C、B、A，输入信号依次从 0000 递增到 1111，根据波形图可列出真值表，由卡诺图化简得到逻辑表达式。(1)由波形图列真值表，如表题解 4.1.3 所示。(2)由真值表画 W，X，Y，Z 的卡诺图，如图题解 4.1.3 所示。(3)由卡诺图写出 W，X，Y，Z 的最简与或表达式W ? C B ? DC A ? DC A ? CBA X ? D B ? B A ? CBA ? DC A Y ? DC B ? DCB ? DC A Z ? CA ? D B A ? DBA ? DCB4.1.4 试分析图题 4.1.4 所示逻辑电路的功能.解：组合逻辑电路的分析步骤是，首先由逻辑电路写出逻辑表达式，然后根据逻辑表达 式列出真值表，再由真值表判断逻辑功能. 由逻辑电路写出逻辑表达式L ? ( A ? B) ? (C ? D)列出真值表，如表题 4.1.4 所示。由真值表可知，输入奇数个 1(或 0)，输出 L=1，输入偶数个 1(或 0)，输出 L=0，该电 路为奇校验电路。 4.1.5 逻辑电路如图题 4.1.5 所示，试分析其逻辑功能.解：根据组合逻辑电路的分析步骤 (1) 由逻辑电路写出输出与输入的逻辑表达式L1 ? A ? B ? A B L2 ? A ? B ? A ? B ? ( A ? B ) ? ( A ? B ) ? AB ? A B L3 ? A ? B ? AB(2) 列出真值表，如表题解 4.1.5 所示.由真值表可知，当 A&B，L1=1，L2=L3=0;当 A&B，L3=1，L1=L2=0;当 A=B，L2=1，L1=L3=0. 该逻辑电路为 1 位数值比较器。 4.1.6 试分析图题 4.1.6 所示逻辑电路的功能. 解：根据组合逻辑电路的分析步骤， 首先写出逻辑表达式S ? A ? B ? Ci C 0 ? ( A ? B)Ci ? AB ? ( A ? B)Ci ? AB ? AB ? ACi ? BCi由逻辑表达式列真值表， 如表题解 4.1.6 所示.该电路为 1 位数全加器。A、B 为被加数及加数，Ci 为低位进位，S 为和，C0 为高位进 位。 4.1.7 分析图题 4.1.7 所示逻辑电路的功能。解：由逻辑电路写出表达式S 0 ? A0 ? B0 C 0 ? A0 B0 S1 ? A1 ? B1 ? A0 B0 C1 ? A1 B1 ? ( A1 ? B1 ) A0 B0列出真值表，如表题解 4.1.7 所示由逻辑表达式和真值表可判断该电路是 2 位数全加器。A1A0、B1B0 分别为 2 为被加数 及加数，S1、S0 为和，C0 为 A0、B0 相加向高位的进位，C1 为 A1、B1 及 C0 相加向更高位的 进位。 4.1.8 分析图题 4.1.8 所示逻辑电路的功能。解： 按照组合逻辑电路的分析步骤进行。 (1) 根据逻辑电路可写出各输出端的逻辑表达式，并直接进行化简和变换。L4 ? A B C ? A ? B ? C L3 ? BC ? BC ? BC ? BC L2 ? C L1 ? DF ? AB ? AC ? AB ? AC(2) 列写出真值表，如表题解 4.1.8 所示。(3) 确定逻辑功能。分析真值表可知，当 ABCD 所表示的二进制数小于或等于 9 时，输出 L4L3L2L1 为对应输入的十进制数 9 的补码.列如，对十进制数 8 求 9 的补码为 9-8=1.同时标 志位 F 输出为 0，当输入的二进制数大于 9 时，输出与输入已不是上述的逻辑关系，并且标 志位 F 输出为 1， 说明此时电路输出的是伪码。 这个电路逻辑功能是计算十进制数 9 的补码。 4.2 组合逻辑电路的设计 4.2.1 试用 2 输入与非门设计一个 3 输入的组合逻辑电路.当输入的二进制码小于 3 时，输 出为 0;输入大于等于 3 时，输出为 1。 解：根据组合逻辑的设计过程，首先确定输入、输出变量，列出真值表，由卡诺图化简 得到最简与或式，然后根据要求对表达式进行变换，画出逻辑图。 (1)设输入变量为 A、B、C，输出变量为 L，根据题意列真值表，如表题解 4.2.1 所示。 (2)由卡诺图化简， ，如图题解 4.2.1(a)所示，经过变换得到逻辑表达式为L ? A ? BC ? ABC(3)用 2 输入与非门实现上述逻辑表达式， ，如图题解 4.2.1(b)所示.4.2.2 试设计一个 4 位的奇偶校验器，即当 4 位数中有奇数个 1 时输出为 0，否则输出为 1. 可以采用各种逻辑功能的门电路来实现. 解： (1) 按照组合逻辑电路的设计步骤，设 4 个输入为 A、B、C、D，输出为 L 。当 ABCD 中有奇数个 1，输出 L=0；当 ABCD 有偶数个 1 或没有 1，输出为 L=1，由此列出 真值表， 如表题解 4.2.2 所示。(2)由真值表画卡诺图， 如图题解 4.2.2(a)所示.(3)由卡诺图写出逻辑表达式，并进行变换得L ? A BC D ? A BCD ? ABC D ? ABC D ? ABC D ? ABCD ? A BC D ? A BC D ? A B (C D ? CD) ? AB (C D ? C D ) ? AB(C D ? CD) ? A B (C D ? C D ) ? A BC ? D ? AB (C ? D ) ? AB(C ? D ) ? A B (C ? D ) ? ( A B ? AB)C ? D ? ( AB ? A B )(C ? D ) ? ( A ? B )(C ? D ) ? ( A ? B )(C ? D ) ? A? B?C ? D由逻辑表达式可见，用异或门可以化简逻辑电路，因此，由异或门和非门构成的逻辑电 路，如图题解 4.2.2(b)所示。 4.2.3 试设计一个 4 输入 4 输出逻辑电路.当控制信号 C=0 时，输出状态与输入状态相反； C=1 时，输出状态与输入状态相同。可以采用各种逻辑功能的门电路来实现。 解：设输入变量为 A0、A1、A2、A3，输入变量为 L0、L1、L2、L3，C 为控制信号，由 题意可知，C=0 时， Li ? Ai ；C=1 时，Li=Ai；所以，可以直接写出逻辑表达式Li ? Ai C ? Ai C(i=0，1，2，3)异或门比同或门更常用，将上式变化为异或表达式Li ? Ai ? C(i=0，1，2，3)分别用三态门、异或门和非门实现的逻辑电路如图题解 4.2.3（a） 、 （b）所示。4.2.4 试设计一可逆的 4 位码转换电路。当控制信号 C=1 时，它将 8421 码转换为格雷码； C=0 时， 它将格雷码转换 8421 码。可以采用任何门电路来实现。解： （1）设 X3、X2、X1、X0 分别为 4 个输入信号，Y3、Y2、Y1、Y0 分别为 4 个输出信 号，根据题意列出真值表，如表题解 4.2.4 所示。当 C=1 时，输入 X3X2X1X0 作为 8421 码， 对应的输出 g3g2g1g0 为格雷码； 当 C=0 时， 输入 X3X2X1X0 则作为格雷码， 对应的输出 b3b2b1b0 为 8421 码。注意，此时 X3X2X1X0 作为格雷码的排列顺序不是按照它所对应的十进制数递 增顺序，而是按照 8421 码的递增顺序排列。 （2）分别画出 C=1 和 C=0 时各输出函数的卡诺图，如图题解 4.2.4（a）所示。（3）由卡诺图可求得各输出逻辑表达式。若同时考虑 C 变量，当 C=1 时，有? g 3 ? X 3C ? ? g 2 ? ( X 3 X 2 ? X 3 X 2 )C ? ( X 3 ? X 2 )C ? ? g1 ? ( X 2 X 1 ? X 2 X 1 )C ? ( X 2 ? X 1 )C ? g 0 ? ( X X ? X X )C ? ( X ? X )C 1 0 1 0 1 0 ?当 C=0 时，有?b3 ? X 3 C ? ?b2 ? ( X 3 X 2 ? X 3 X 2 )C ? ( X 3 ? X 2 )C ? ?b1 ? ( X 3 X 2 X 1 ? X 3 X 2 X 1 ? X 3 X 2 X 1 ? X 3 X 2 X 1 )C ? ?? [( X 3 X 2 ? X 3 X 2 ) X 1 ? ( X 3 X 2 ? X 3 X 2 ) X 1]C ? ?? [( X 3 ? X 2 ) X 1 ? ( X 3 ? X 2)X 1 ]C ?? ( X ? X ? X )C 3 2 1 ? ?b0 ? ( X 3 ? X 2 ? X 1 ? X 0 )C ?将上述两组方程合并，得到总的输出逻辑表达式Y3 ? g 3 ? b3 ? X 3 C ? X 3 C ? X 3 Y2 ? g 2 ? b2 ? ( X 3 ? X 2)C ? ( X 3 ? X 2 )C ? X 3 ? X 2 Y1 ? g1 ? b1 ? ( X 2 ? X 1 )C ? ( X 3 ? X 2 ? X 1 )C ? ( X 2 ? X 1 )C ? (Y2 ? X 1 )C展开且重新组合，得Y1 ? X 1 ? (CX 2 ? CY2 ) ? X 1 ? (CX 2 ? CY2 ) Y0 ? g 0 ? b0 ? X 0 ? (CX 1 ? CY1 )由此可画出用与非门和异或门实现的逻辑电路，如图题 4.4.2(b)所示。4.2.5 试设计一个组合逻辑电路，能够对 4 位二进制数进行求反加 1 的运算。可以采用任何 门电路来实现。 解： （1）设输入变量为 A、B、C、D，输出变量为 L3、L2、L1、L0，由题意列出真值 表，如表题解 4.2.5 所示。（2）由真值表画卡诺图，如图题解 4.2.5（a）所示。（3）由卡诺图可求得各输出逻辑表达式。? L3 ? AB ? AC ? AD ? A BC D ? ?? A ? ( B ? C ? D ) ? L ? BC ? BD ? BC D ? 2 ? ?? B ? (C ? D) ?L ? CD ? C D ? C ? D ? 1 ? ? L0 ? D根据上述表达式用或门和异或门实现逻辑电路，如图题解 4.2.5（b）所示。 4.2.6 试设计一个电路，能实现表题 4.2.6 所示的逻辑功能，选用合适的 SSI 门电路时，尽 可能做到种类少，数目少。解：为减少 SSI 门电路的种类和数目，用卡诺图化简得到 L1、L2 的最简表达式。 （1）由题中给出的真值表画出卡诺图，如图题解 4.2.6（a）所示。（2）由卡诺图得最简逻辑表达式L1 ? A B ? BC ? BC ? A B ? B ? C L2 ? A BC ? ABC ? A B ? C（3）用 SSI 门电路 3 个反相器、2 个与门、1 个或门、1 个异或门可构成题中要求的逻 辑电路，如图题解 4.2.6（b）所示。4.2.7 某足球评委会由一位教练和三位球迷组成， 对裁判员的判罚进行表决。 当满足以下条 件时表示同意：有三人或三人以上同意，或者有两人同意，但其中一人是教练。试用 输入与非门设计该表决电路。 解： （1）设一位教练和三位球迷分别用 A 和 B、C、D 表示，并且这些输入变量为 1 时 表示同意，为 0 时表示不同意。输出 L 表示表决结果，L 为 1 时表示同样判罚，为 0 时表示 不同意。由此列出真值表，如表题解 4.2.7 所示。（2）由真值表画卡诺图，如图题解 4.2.7（a）所示。 由卡诺图化简得 L=AB+AC+AD+BCD 由于规定只能用 2 输入与非门，将上式变换为两变量的与非—与非运算式L ? AB ? AC ? AD ? BCD ? AB ? AC ? AD ? B ? CD（3）根据 L 的逻辑表达式，画出由 2 输入与非门组成的逻辑电路，如图题解 4.2.7（b）所 示。4.2.8设计一 2 位二进制数相加的逻辑电路，可以用任何门电路实现。提示： A1 A0+ B1 B0 C1 S1 S0 A1、A0 和 B1、B0 分别为被加数和加数，S1、S0 为相加的和，C1 为进位位。 解：设 A1、A0 和 B1、B0 分别为 2 位数加法的被加数和加数.S1、S0 为 2 位数加法的和， C1 为向更高位的进位。由此列出真值表，如表题解 4.2.8 所示。 由真值表可得卡诺图，如题解 4.2.8（a）所示。由卡诺图可得 S1、S0、C1 简化逻辑表达式S1 ? A1 B1 A0 ? A1 B1 B0 ? A1 B1 A0 ? A1 B1 B0 ? A1 B1 A0 B0 ? A1 B1 A0 B0 ? A0 ( A1 B1 ? A1 B1 ) ? B0 ( A1 B1 ? A1 B1 ) ? A0 B0 ( A1 B1 ? A1 B1 ) ? ( A1 ? B1 )( A0 ? B0 ) ? A0 B0 ( A1 ? B1 ) ? ( A1 ? B1 ) A0 B0 ? A0 B0 ( A1 ? B1 ) ? A1 ? B1 ? ( A0 B0 ) S 0 ? A0 B0 ? A 0 B 0 ? A0 ? B 0 C1 ? A1 B1 ? A1 A0 B0 ? B1 A0 B0 ? A1 B1 ? A0 B0 ( A1 ? B1 )由逻辑表达式可以画出逻辑图，如图解 4.2.8（b）所示。4.2.9 某雷达站有 3 部雷达 A、B、C，其中 A 和 B 功率消耗相等，C 的功率是 A 的 2 倍。 这些雷达由 2 台发电机 X 和 Y 供电，发电机 X 的最大输出功率等于雷达 A 的功率消耗，发 电机 Y 的最大输出功率是 X 的 3 倍。要求设计一个逻辑电路，能够根据各雷达的起动和关 闭信号，以最节约电能的方式起、停发电机。 解：设雷达 A、B、C 起动为 1，关闭为 0，发电机 X、Y 起动为 1，停止为 0。由题意 可知，当 A 或 B 工作时，只需要 X 发电；A、B、C 同时工作时，需要 X 和 Y 同时发电； 其他情况只需要 Y 发电。由此列出真值表，如表题解 4.2.9 所示。由真值表可画出卡诺图，如图题解 4.2.9 （ a ）所示。由卡诺图可得简化逻辑表达式X ? ABC ? ABC ? ABC Y ? AB ? C由逻辑表达式，可画出由与、或、非门构成的逻辑电路，如图题解 4.2.9（b）所示。4.3 组合逻辑电路中的竞争冒险 4.3.1 判断下列逻辑函数是否有可能产生竞争冒险，如果可能应如何消除。 （1）L1（A，B，C，D）=∑（5，7，13，15） （2）L2（A，B，C，D）=∑（5，7，8，9，10，11，13，15） （3）L3（A，B，C，D）=∑（0，2，4，6，8，10，12，14） （4）L4（A，B，C，D）=∑（0，2，4，6，12，13，14，15） 解：在一定条件下，如果逻辑表达式简化为两个互补信号相乘或相加，电路有可能产生 竞争冒险现象。 根据逻辑表达式画出各卡诺图，如图题解 4.3.1 所示。根据卡诺图分别得出各简化的逻 辑表达式。（1） L1=BD，当信号 B、D 同时向相反方向变化，而且变化的时间有差异时，可能产生 竞争冒险。在输出端并联一滤波电容。 （2）L2 ? AB ? BD ， 当 A=D=1 时，L2 ? B ? B ， 有可能产生竞争冒险。 在图题解 4.3.1（b）所示的卡诺图中增加一实线画的包围圈，即增加乘积项，使 L2 ? AB ? BD ? AD ， 可能消除竞争冒险。 （3） L3=D 不会产生竞争冒险， （4）L4 ? AB ? AD ，当 B=1、D=0 时，L4 ? A ? A 有可能产生竞争冒险。增加乘积项，使 L4 ? AB ? AD ? B D ，可消除竞争冒险。 4.3.2 判断图题 4.3.2 所示电路是否会产生竞争冒险。 解：在一定条件下，如果逻辑表达式简化为两个互补信号相乘或相加，电路有可能产生 竞争冒险现象。 根据电路图写出逻辑表达式并化简得L ? AB ? BC ? AB ? BC当 A=C=1 时， L ? B ? B ，有可能产生竞争冒险。4.3.3 险？判断图题 4.3.3 所示电路在什么条件下产生竞争冒险，怎样修改电路能消除竞争冒解：根据电路图写出逻辑表达式并化简得L ? AB ? BC当 A=0、C=1 时， L ? B ? B ，有可能产生竞争冒险。为消除可能产生的竞争冒险，增 加乘积项 AC ，使 L ? AB ? BC ? AC 。修改后的电路如图题解 4.3.3 所示。4.3.4画出下列逻辑函数的逻辑图，电路在什么条件下产生竞争冒险，怎样修改电路能消除竞争冒险。L ? ( A, B, C ) ? ( A ? B)( B ? C )解 ： 根 据 逻 辑 表 达 式 画 出 电 路 图 ， 如 图 题 解 4.3.4 （ a ） 所 示 。 当 A=C=0 时 ，L( A, B, C ) ? BB ，G4 门两输入端信号互补，并且传输延迟有差异，因此，可能产生竞争冒险。 为消除竞争冒险，将逻辑表达式变换为 L( A, B, C ) ? AB ? AC ? BC ，根据这个表达 式组成逻辑电路不会出现竞争冒险，如图题解 4.3.4（b）所示。4.4 若干典型的组合逻辑集成电路 4.4.1 优先编码器 CD4532 的输入端 I1=I2=I3=1 ，其余输入端均为 0，试确定其与输出 Y2Y1Y0。 解：优先编码器 CD4532 除数据输入端 Ii 外，还有输入使能端 EI，由于 EI=0，根据功 能表可知，使能端 EI 没有加有效信号，所以 Y2Y1Y0=000。 4.4.2 试用与非门设计一 4 输入的优先编码器，要求输入、输出及工作状态标志均为高电 平有效。列出真值表，画出逻辑图。 解：设输入端为 I0、I1、I2、I3，输出及工作状态标志分别为 Y0、Y1 和 GS，根据题意列 出真值表，如表题解 4.4.2 所示。由真值表可以得出该优先编码器的逻辑表达式，并写成与 非—与非表达式Y1 ? I 2 I 3 ? I 3 ? I 2 ? I 3 ? I 2 I 3 Y0 ? I 1 I 2 I 3 ? I 3 ? I 1 I 2 ? I 3 ? I 1 I 2 I 3 GS ? I 0 ? I 1 ? I 2? I 3 ? I 0 I 1 I 2 I 3由与非门构成的逻辑电路如图题解 4.4.2 所示。4.4.3优先编码器 74HC147 的功能表如表题 4.4.3 所示， 试用 74HC147 和适当的门构成输入为低有效的 I 0 ~ I 9 ，输出为 8421BCD 码，并具有编码输出标志的编码器。解：由表题 4.4.3 可知，输出 Y3 Y2 Y1 Y0 是 8421BCD 码的反码，因此只要在 74HC147 的 输出端增加反相器就可以获得题中所要求的输出码。 在输入端均为高电平时工作状态 GS 为 0，而有低电平信号输入时 GS 为 1，可由与非门实现此功能。74HC147 为 9 个输入端，此 题需要 10 个输入端，当 I 0 接在与非门的输入端，当 I 1 ~ I 9 为 1， I 0 =0 时，L3~L0 为 0， GS 为 1。题中所要求的编码器的逻辑电路如图题解 4.4.3 所示。4.4.4 试用 74HC147 设计键盘编码电路，十个按键分别对应十进制数 0~9，编码器的输 出为 8421BCD 码。要求按键 9 的优先级别最高，并且有工作状态标志，以说明没有按键按 下和按键 0 按下两种情况。 解：设 S 0 ~ S 9 表示十个按键，分别对应十进制数 0~9 的输入端，编码器的输出为 A、 B、C、D 和工作状态标志 GS。当有键按下时，GS 为 1；无键按下时。GS 为 0。根据设计 要求列出真值表，如表题解 4.4.4 所示。 对照表真值表和 74HC147 功能表（见表题 4.4.3）可以看出，将 74HC147 的输出信号 反相后，就可以实现表题解 4.4.4 中的虚线部分的功能。只要 S1 ~ S 9 中有一个为低电平，Y0 ~ Y3 中有低电平输出，则 GS 为 1。74HC147 为 9 个输入端，此题需要 10 个输入端，因此将 S 0 接与非门的输入端，当 S1 ~ S 9 为 1， S 0 =0 时，ABCD 对 S 0 进行编码为 0000，GS 为 1。因此可画出键盘编码电路，如图题解 4.4.4 所示。4.4.5为了使 74HC138 译吗器的 10 脚输出为低点平，试标出各输入端应置的逻辑电平。 解：首先查 74HC138 的引脚图，了解各个引脚的含义。根据题意，74HC138 的引脚图如图题解 4.4.5 所示。当 A2、A0、E3 接高电平，A1、 E 2 、 E1 接低电平，电源输入端 16 号 脚接+5V，接地端 8 号脚接地时，第 10 脚 Y5 端输出为低电平。4.4.6用译码器 74HC138 和适当的逻辑门实现函数 F ? ABC ? ABC ? ABC ? ABC 。解：用 74HC138 实现逻辑函数，需要将函数式变换为最小项之和的形式F ? ABC ? ABC ? ABC ? ABC ? m0 ? m4 ? m6 ? m7 ? m0 ? m4 ? m6 ? m7 ? Y0 ?Y4 ?Y6 ?Y7在译码器的输出端用一个与非门，即可实现要求的逻辑函数。注意 A 接最高位 A2 端， C 接最低位 A0，逻辑如图题解 4.4.6 所示。4.4.7试用一片 74HC138 实现函数 L(A, B, C, D) ? ABC ? ACD 。解：该题是用 3 端输入的 74HC138 译码器实现 4 变量的逻辑函数，需要将其中 3 个变 量接在输入端， 另一个变量有可能接在使能输入端。 首先将函数式变换为最小项之和的形式， 然后变换为 3 变量的最小项的形式L ? ABC D ? ABCD ? ABCD ? ABCD ? A( BC D ? BCD ? BCD ? BCD) ? A ? (m3 ? m4 ? m5 ? m7 ) ? A ? Y3 ? Y4 ? Y5 ? Y7上述表达式中，最小项的变量 A 均为 1，因此，可以将 A 接在使能端 E3 上，在译码器 输出端用一个与非门，即可实现要求的逻辑函数，如图题解 4.4.7 所示。 4.4.8 2 线-4 线译码器 74x139 的输入为高电平有效，使能输入及输出均为低电平有效。 试用 74x139 构成 4 线~16 线译码器。 解：该题目是将 2 线—4 线译码器扩展为 4 线—16 线译码器。设输入端为 A3A2A1A0，输出为 L0 ~ L15 。每片 74x139 中含有两个 2 线—4 线译码器， 所以需要 3 片 74x139 构成 4 线—16 线译码器，译码器（0）的两个地址输入端分别接高 2 位 A3、A2，产生 4 个低有效信号分别控制译码器（1）到（4）的使能端，使其轮流工作在 译码状态。译码器（1）到（4）的两个地址输入端分别并接在一起，作为低 2 位 A1、A0 的 输入端，这样就构成 4 线—16 线译码器，如图题解 4.4.8 所示。4.4.9译码器的真值表如表题 4.4.9 所示，试用 74HC138 实现该译码器。解：该译码器有 10 个输出端，因此需要两片 74HC138。将输入信号 C、B、A 分别接 在两片 74HC138 的 A2、A1、A0，最高位 D 接在使能输入端，控制片（0）和（1）轮流工作，因此，D 接片（0）的 E 2 、接片（1）的 E3。由表题 4.4.9 所示真值表写出逻辑函数表达式. 当 D=0 时，片（0）工作，对应的输出为Y0 ? C B A ? m0Y1 ? m1Y2 ? m 2Y3 ? m3Y4 ? m 4当 D=1 时，片（1）工作，对应的输出为Y5 ? C B A ? m0Y6 ? m1Y7 ? m 2Y8 ? m3Y9 ? m 4构成的译码器，如图题解 4.4.9 所示。4.4.10 应用 74HC138 和其他逻辑门设计一地址译码器，要求地址范围是 00H~3FH。 解：十六进制数 00H~3FH 即为二进制数 111，共 64 个地址，每片 74HC138 有 8 个输出端，因此需要 8 片 74HC138 构成 64 个输出的地址译码器，共 6 条地址线，其中 3 条接 74HC138 的输入端，另 3 条接使能输入端。列出真值表，如表题解 4.4.10，可见将 A2、A1、A0 分别接 74HC138 的输入端，A5、A4、A3 作为片选信号，通过反相器或直接与 使能端 E3 、E 2 、E 1 连接， 片 （1） 的 E 3 E 2 E 1 ? A5 A4 A3 ， 片 （2） 的 E3 E 2 E 1 ? A 5 A 4 A 3 ， 片（3）的 E3 E 2 E 1 ? A5 A 4 A3 ，片（4）的 E3 E 2 E 1 ? A 5 A 4 A 3 片 （5） 的 E 3 E 2 E 1 ? A 5 A4 A3 ， 片 （6） 的 E3 E 2 E 1 ? A5 A 4 A3 ， 片 （7） 的 E3 E 2 E 1 ? A5 A 4 A3 片（8）的 E3 E 2 E 1 ? A5 A 4 A3 ，逻辑电路图题解 4.4.10 所示。
4.4.11 指出题 4.4.10 中对应十六进制地址码 07H 、0EH、13H、2CH 、3BH 的输入。 解：十六进制地址码 07H、0EH、13H、2CH、3BH 对应的二进制码分别为 07H 的输入 A5A4A3A2A1A0=0001110EH 的输入 A5A4A3A2A1A0=H 的输入 A5A4A3A2A1A0=CH 的输入 A5A4A3A2A1A0=BH 的输入 A5A4A3A2A1A0=.4.12 试用一片 74x154 译码器和必要的与非门，设计一个乘法器电路，实现 2 位二进制 数相乘，并输出结果。74x154 示意图如图题 4.4.12 所示。解：2 位二进制数分别 A1A0 和 B1B0，P3P2P1P0 为相乘的结果，则 A1 A0 B0?B1P3 P2 P1 P0 当 A1A0 和 B1B0 相乘时， 可列出真值表， 如表题解 4.4.12 所示。 用译码器实现逻辑函数， 需要用最小项的形式表示。由此直接从真值表写出各输出端的表达式，并注意 74x154 的输 出是低有效。P3 ? m15 ? Y15 , P2 ? m14 ? m11 ? m10 ? m14 ? m11 ? m10 ? Y14 ? Y11 ? Y10 P1 ? m14 ? m13 ? m11 ? m9 ? m7 ? m 6 ? Y14 ? Y13 ? Y11 ? Y 9 ? Y 7 ? Y6 P0 ? m15 ? m13 ? m7 ? m5 ? Y15 ? Y 13 ? Y7 ? Y5用一片 74x154 和 4 个与非门即可实现所要求的乘法电路，如图题解 4.4.12 所示。4.4.13 用逻辑门对 74HC42 的功能做修改， 增加低点平使能输入功能。 要求当使能端为高 电平时，所有输出为高电平。 解：根据二—十译码器 74HC42 的功能表可知，其输入为高电平有效，输出为低电平有 效。当输入为
时，输出全为高电平，因此，用 2 个或门将输入信号 A3、A2（或 A3、A1）分别与使能输入进行或运算，如图题解4.4.13 所示。当 EN =1 时，2 个或门输出为1，不论 A1、A0 为何值，74HC42 的所有输出为高电平；当 EN =0 时，74HC42 正常工作。4.4.14 七段显示译码电路如图题 4.4.14（a）所示，对应图题 4.4.14（b）所示输入波形， 试确定显示器显示的字符序列是什么？ 解： 当 LE=0 时图题 4.4.14（a）所示译码器能正常工作。所显示的字符即为 A3A2A1A0 所表示的十进制数，显示的字符序列为 0、1、6、9、4。当 LE 由 0 跳变 1 时，数字 4 被琐 存，所以持续显示 4。4.4.15 数据选择器如图题 4.4.15 所示，并行输入数据 I3I2I1I0=1010，控制端 X=0，A1A0 的态序分别为 00、01、10、11，试画出输出端 L 的波形。 解：由逻辑电路可写出 L 的逻辑表达式L ? X ( A1 A0 I 0 ? A1 A0 I 1 ? A1 A0 I 2 ? A1 A0 I 3 )由逻辑表达式和已知条件可知， 当 I3I2I1I0=1010， X=0 时， 分别将 A1A0 的取值 00、 01、 10、 11 代入逻辑表达式，得出输出 L 的顺序依次为 I0、I1、I2、I3 即 0101。 A0、A1、L 的波形如图题解 4.4.15 所示。 数据选择器如图题 4.4.16 所示，当 I3=0，I2=I1=I0=1 时，有 L ? S 1 ? S1 S 0 的关系，4.4.16证明该逻辑表达式的正确性。证明：首先写出逻辑表达式，再将已知条件代入后化简即可证明。 由图题 4.4.16 的逻辑电路可得如下逻辑表达式L ? I 0 S1 S 0 ? I 1 S1 S 0 ? I 2 S 1 S 0 ? I 3 S1 S 0当 I3=0，I2=I1=I0=1 时，上式为L ? S1 S 0 ? S1 S 0 ? S 1 S 0 ? S1 ( S 0 ? S 0 ) ? S1 ? S 0 ? S1 ? S1 ? S 0证毕。 4.4.17 应用图题 4.4.16 所示的电路产生逻辑函数 F=S1+S0。 证明： 将所要实现的逻辑函数化为最小项形式， 与上题电路输出的最小项表达式进行比 较，得出数据输入的条件，即可实现所需的逻辑函数。 将逻辑函数 F=S1+S0 转换为最小项表达式F ? S1 S 0 ? S 1 S 0 ? S1 S 0 ? S 1 S 0 ? S 1 S 0 ? S1 S 0 ? S 1 S 0而图题 4.4.16 数据选择器的输出端 L 的逻辑函数为L ? I 0 S1 S 0 ? I 1 S1 S 0 ? I 2 S1 S 0 ? I 3 S 1 S 0比较式（1）和式（2）可知，当 I0=0，I1=I2=I3=1 时，有 F=L，即可用图题 4.4.16 所示 的数据选择器实现 F=S1+S0。证毕。 4.4.18 .设计一 4 选 1 数据选择器。数据输入是 I0、I1、I2、I3，数据输出是 Y，4 个控制信 号为 S0 、S1、 S2、 S3，要求只当 Si=1 时，Ii 与 Y 接通，且由另一控制信号 E 作为该选择 器的使能信号。 （1） 画出由反相器、两输入与门和或门实现的逻辑电路。 （2） 选择一合适的三态门作为输出级。 解： 根据题意列出该数据选择器的功能表，如表题解 4.4.18 所示。由功能表写出 Y 的逻辑表达式Y ? [ S 3 S 2 S1 S 0 I 0 ? S 3 S 2 S1 S 0 I 1 ? S 3 S 2 S1 S 0 I 2 ? S 3 S 2 S1 S 0 I 3 ]E ? [ S 3 S（ ? S0 S （ ]E 2 S1 S 0 I 0 ? S1 S 0 I 1） 1 S 3 S 2 I 2 ? S 3 S 2 I 3）用非门和 2 输入与门、或门实现数据选择器，并用三态门作输出级，电路如图题解 4.4.18 所示。4.4.19 试用 4 选 1 数据选择器 74HC153 产生逻辑函数 L（A，B，C）=∑m（1，2，6，7） 。 解： 此题是用具有两个地址输入的数据选择器实现三变量逻辑表达式， 将两个变量接入 地址输入端，另一个变量接入数据输入端。 74153 的功能表如主教材中表 4.4.11 所示。根据表达式列出在真值表，如表题解 4.4.19 所示。将变量 A、B 分别接入地址选择输入端 S1、S0，变量 C 将被分配在数据输入端。从 表中可以看出输出 L 与变量 C 之间的关系，当 AB=00 时，L=C，因此，数据端 I0 接 C;当 AB=01 时，L= C ，I1 接 C ；当 AB 为 00 和 11 时，L 分别为 0 和 1，数据输入端 I2 和 I3 分 别接 0 和 1。由此可得逻辑函数产生器， 如图题解 4.4.19 所示。4.4.20 波形。74HC151 的连接方式和各输入端的输入波形如图题 4.4.20 所示，画出输出端 Y 的解： 根据 C、B、A 的值确定 Di 中的哪个数据被送到输出端。 由图题 4.4.20 中的逻辑电路可知其数据输入端的状态为 D0=A0 D1=D7=1 D2=A2 D3=D5=0D4 ? A0D6 ? A2由此可写出此时 74HC151 的功能表，如表题解 4.4.20。由此功能表的输出状态和图题解 4.4.20 中给出的 E、A、B、C、A0、A2 波形，可画出 输出端 Y 的波形，如图题解 4.4.20 所示。 4.4.21 （1） 应用 74HC151 实现如下逻辑函数：L ? ABC ? ABC ? ABC（2） L=（A⊙B）⊙C 解：用 74HC151 实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表 达式确定数据输入端 Di 的取值，并注意变量的高、低为与地址输入端的连接顺序。（1） 将逻辑函数 L ? ABC ? ABC ? ABC 写成如下形式 L=m4+m5+m1 与数据选择器集成电路芯片 74LS151 的标准表达式比较Y ? S 2 S1 S 0 D0 ? S 2 S1 S 0 D1 ? S 2 S1 S 0 D2 ? S 2 S1 S 0 D3 ? S 2 S 1 S 0 D4 ? S 2 S1 S 0 D5 ? S 2 S1 S 0 D6 ? S 2 S 1 S 0 D7 ? m0 D0 ? m1 D1 ? m2 D2 ? m3 D3 ? m4 D4 ? m5 D5 ? m6 D6 ? m7 D7将 L 与 Y 比较可得D0=D2=D3=D6=D7=0 D1=D4=D5=1 将 A、B、C 分别与地址输入端 S2、S1、S0 连接，即可得到电路，如图题解 4.4.21（a） 所示。 （2） 将逻辑函数表达式展开成最小项形式Y ? A ? B ? C ? ( AB ? AB) ? C ? AB ? ABC ? ( AB ? AB)C ? ( AB ? AB)C ? ABC ? ABC ? ABC ? ABC ? ABC ? ABC ? m1 ? m2 ? m4 ? m7可得 D0=D3=D5=D6=0 D1=D2=D4=D7=1。 同理， 将 A、B、C 分别与地址输入端 S2、S1、S0 连接，即可得电路，如图题解 4.4.21 （b）所示。4.4.22 应用已介绍过的中规模组合逻辑电路设计一个数据传输电路，其功能是在 4 位通 道选择信号的控制下， 能将 16 个输入数据中的一个传送到 16 个输出端中相对应的一个输出 端，其示意图如图题 4.4.22 所示。解：应用书中介绍过的中规模组合逻辑电路，8 选 1 数据选择器 74HC151 和 3 线—8 线 译码器 74HC138（此处作数据分配器用）各两片组成数据传输电路，如图题解 4.4.22 所示， 其中 74HC138 的数据输入端和数据输出端均为低有效，经过两次求反，在输出得到原数据。 当 S3=0 时， （1）组的 74HC151 和 74HC138 工作，将输入的数据 I0~I7 中的任意一个传输到 8 个输出端 Y0 ~ Y7 中对应的一个， （2）组的 74HC151 和 74HC138 不工作。当 S3=1 时， （2）组的 74HC151 和 74HC138 工作，将输入的数据 I8~I15 从输出端 Y8 ~ Y15 对应输出， （1）组 的 74HC151 和 74HC138 不工作。4.4.23 试用三个 3 输入端与门和一个或门实现“A＞ B”的比较电路，A 和 B 均为 2 位二 进制数。 解：先根据题意写出 FA? B 的逻辑表达式。 由主教材中的表 4.4.14 写出 2 位数值比较器“A＞B”的逻辑表达式FA? B ? A1 B1 ? ( A1 B1 ? A1 B1 ) A0 B0 ? A1 B1 ? A1 B1 A0 B0 ? A1 B1 A0 B0要求与门的输入端不能超过 3 个， 因此对上述表达式进行简化， 将后面两项的四个变量相与， 变为每项最多只有三个变量相与的与或表达式。FA? B ? A1 ( B1 ? B1 A0 B0 ) ? B1 ( A1 ? A1 A0 B0 ) ? A1 ( B1 ? A0 B0 ) ? B1 ( A1 ? A0 B0 ) ? A1 B1 ? A1 A0 B0 ? A0 B1 B0根据上述表达式，可用三个 3 输入端与门、一个或门和两个非门实现“A＞B” ，如图 题解 4.4.23 所示。4.4.24 试用五个 2 输入端或门和一个与门实现“A＞ B” ，A 和 B 均为 2 为二进制数。 解： 用五个 2 输入端或门和一个与门实现上述电路， 则一切要求逻辑表达式为或—与形 式。卡诺图中圈“0”可得或与式。 由上题 A&B 的逻辑表达式FA? B ? A1 B1 ? A1 B1 A0 B0 ? A1 B1 A0 B0填卡诺图，如图题解 4.4.24（a）所示，并对“0”画包围圈得F A? B ? A1 B1 ? B1 B0 ? B1 A0 ? A1 A0 ? A1 B0 FA? B ? A1 B1 ? B1 B0 ? B1 A0 ? A1 A0 ? A1 B0 ? ( A1 ? B1 )( B1 ? B0 )( B1 ? A0 )( A1 ? A0 )( A1 ? B0 )所以，可用五个 2 输入端或门、一个 5 端与门和两个非门实现 A&B，如图题解 4.4.24（b） 所示。4.4.25 试设计一个 8 位相同数值比较器，当两数相等时，输出 L=1，否则 L=0。 解：8 位相同数值比较要求对应的 2 位数相等。首先设计两个 1 位二进制数相等的比较 器，设两个 1 位二进制数为 Ai、Bi，输出为 Li，则列出 1 位二进制数相等时的真值表，如 表题解 4.4.25 所示。由真值表写出逻辑表达式Li ? Ai Bi ? Ai Bi ? Ai ? Bi则（i=0~7）如果两个 8 位二进制数相等，则它们对应的每 1 位应相等。设 8 位比较器的输出为 L，L ? L0 ? L1 ? L2 ? L3 ? L4 ? L 5 ?L6 ? L7 ? A0 ? B0 ? A1 ? B1 ? A2 ? B2 ? A3 ? B 3 ? A4 ? B4 ? A5 ? B5 ? A6 ? B6 ? A7 ? B7 ? A0 ? B0 ? A1 ? B1 ? A2 ? B2 ? A3 ? B3 ? A4 ? B4 ? A5 ? B5 ? A6 ? B6 ? A7 ? B7由逻辑表达式可得逻辑图，如图题解 4.4.25 所示。 4.4.26 试用数值比较器 74HC85 设计一个 8421BCD 码有效性测试电路，当输入为 8421BCD 码时，输出为 1，否则为 0。 解：BCD 码的范围是 ，即所有有效的 BCD 码小于 1010。用 74HC85 构成的 测试电路如图题解 4.4.26 所示，当输入的 8421BCD 码小于 1010 时，FA&B 输出为 1，否则为 0。4.4.27 试用数值比较器 74HC85 和必要的逻辑门设计一个余 3 码有效性测试电路， 当输入 为余 3 码时，输出为 1，否则为 0。 解：余 3 码的范围是 。因此，需要两片 74HC85 和一个或非门构成测试电路， 如图题解 4.4.27 所示。当输入数码在
范围内，片（1）FA&B 和片（2）的 FA&B 均 为 0，或非门的输出 L 为 1;超出此范围 L 为 0。4.4.28 试用反相器和与或非门设计 1 位二进制全加器。 解：1 位全加器的真值表，如表题解 4.4.28 所示。为了求出 Si 和 Ci 的逻辑表达式，首 先分别画出 Si 和 Ci 的卡诺图，如图题解 4.4.28（a）所示。为便于获得与—或—非的表达式， 采用包围 0 的方法进行化简得S i ? Ai Bi C i ?1 ? Ai Bi C i ?1 ? Ai Bi C i ?1 ? Ai Bi C i ?1 C i ? Ai Bi ? Bi C i ?1 ? A i C i ?1由此得出S i ? Ai Bi Ci ?1 ? Ai Bi Ci ?1 ? Ai B i Ci ?1 ? Ai Bi C i ?1 Ci ? Ai Bi ? Bi C i ?1 ? Ai C i ?1根据上述表达式，可以画出 1 位全加器的逻辑图，如图题解 4.4.28（b）所示。4.4.29 试用 8 选 1 数据数据选择器 74HC151，实现 1 位二进制全加器。 解：全加器的真值表如表题解 4.4.28 所示。根据真值表写出用最小项表示的 Si 和 Ci 的 逻辑表达式S i ? Ai B i C i ?1 ? A i Bi C i ?1 ? Ai B i C i ?1 ? Ai Bi C i ?1 ? m1 ? m2 ? m4 ? m7 C i ? Ai Bi C i ?1 ? Ai B i C i ?1 ? Ai Bi C i ?1 ? Ai Bi C i ?1 ? m3 ? m5 ? m 6 ? m7根据上述表达式，选用两片 8 选 1 数据选择器 74HC151 实现全加器，片（0）实现 Si 表达式，其中D1=D2=D4=D7=1， D0=D3=D5=D6=0 片（1）实现 Ci 表达式，其中 D3=D5=D6=D7=1， D0=D1=D2=D4=0 逻辑电路如图题解 4.4.29 所示。4.4.30 仿照半加器和全加器的设计方法，试设计一半减器和一全减器，所有的门电路由 自己决定。 解：半减器只考虑向高位借位，而全减器不仅考虑向高位借位，而且要考虑来自低位的 借位。按照组合逻辑电路的设计方法，首先设计 1 位二进制半减器。 （1）设 A、B 分别为被减数和减数，D 和 V 分别为差值和向高位的借位。列写半减器 真值表，如表题解 4.4.30（a）所示，由于真值表比较简单，可直接写出逻辑表达式D ? AB ? A B ? A ? B V ? AB用反向器、异或门和与门实现半减器的逻辑电路，如图题解 4.4.30（a）所示。（2）设 A、B 分别为被减数和减数，C 为来自低位的借位，D 和 V 分别为差值和向高 位的借位。列写 1 位二进制全减器真值表，如表题解 4.4.30（b）所示，根据真值表写出 D 和 V 逻辑表达式D ? A BC ? ABC ? ABC ? ABC ? A( B ? C ) ? A B ? C ? A ? B ? C V ? A BC ? ABC ? ABC ? ABC ? AB (C ? C ) ? ( A B ? AB)C ? AB ? A ? BC用反相器、异或门、与门和或门实现全减器，如图题解 4.4.30（b）所示。 全减器是有两个半减器和有个或门实现。4.4.31 由 4 位加法器 74HC283 构成的逻辑电路如图题 4.4.31 所示，M 和 N 为控制端，试 分析该电路。 解：分析图题 4.4.31 所示电路，根据 MN 的不同取值，确定加法器 74HC283 的输入端 B3B2B1B1 的值。当 MN=00 时，加法器 74HC283 的输入端 B3B2B1B1=0000，则加