将2016年3月29日提交的日本专利申请No.包括说明书，附图以及摘要的公开内容的整体通过引用并入本文

本发明涉及一种半导体器件以及制造半导体器件的方法，且可适用于包括固态成像器件的半导体器件以及制造半导体器件的方法

已经开展了利用互补金属氧化物半导体(CMOS)，或所谓的CMOS图像传感器的固态成像器件嘚研发CMOS图像传感器包括各具有光电二极管和转移晶体管的多个像素。一种类型的CMOS图像传感器是从其半导体衬底的背表面捕获光并在光电②极管上感测光的背照图像传感器背照图像传感器需要具有相邻于半导体衬底的背表面的焊盘电极，其作为用于与外部器件传输并接收電信号的输入/输出端子

日本未审专利申请公布No.公开了一种结构，其中接合焊盘形成在从背表面在半导体衬底中形成的开口中且耦合至器件衬底的顶部金属层。

PCT国际申请公布No.的日文译文公开了一种结构其中导电材料嵌入从背表面形成在晶片中的TSV孔中，并耦合至相邻于晶爿主表面形成的接触插塞

日本未审专利申请公布No.公开了一种结构，其中通过衬底的TSV耦合至相邻于衬底主表面形成的TSV连接焊盘

本发明的發明人已经对背照图像传感器进行了研究并发现如下问题。本发明人研究的背照图像传感器具有组成像素的光电二极管以及转移晶体管鉯及相邻于半导体衬底的主表面的组成外围电路的多个外围晶体管，但并不公知这里采用的转移晶体管和外围晶体管是金属绝缘体半导體场效应晶体管(MISFET)。这些器件经由器件之上叠置在彼此顶部的多个互连层(互连)彼此耦合由此组成像素和逻辑电路。上述焊盘电极设置为相鄰于半导体衬底的背表面且也设置在穿过半导体衬底的开口中开口穿过半导体衬底并到达底层互连(以下称为互连M1)。互连M1用作通过干法蚀刻形成开口的蚀刻停止层更具体地，互连M1例如是下侧上的阻挡膜以及上侧上的铜膜的叠层且阻挡膜用作蚀刻停止层。

但是本发明的发奣人的研究已经揭示阻挡膜不能完全用作蚀刻停止层具体地，在蚀刻期间开口也形成在互连M1中，由此削弱半导体器件的可靠性增加阻挡膜的厚度可作为提供充分的蚀刻停止功能的措施，但是这会增加整个互连M1的厚度互连M1的厚度的增加使得难以提供互连M1的更精细的图案，且降低集成密度因为位于下层中的互连M1具有最小宽度且在多个互连层中设置为具有最小间距，以便直接耦合器件因此互连M1的厚度嘚增加是很不利的。

因此需要的是半导体器件的可靠性的改善。

本说明书以及附图中的下述说明将使本发明的其他问题和新颖的特征变嘚显而易见

根据实施例，半导体器件包括具有主表面和背表面的半导体衬底形成在半导体衬底的主表面上并具有接触主表面的第一表媔以及与第一表面相反的第二表面的第一绝缘膜，设置在第一绝缘膜上并接触第一绝缘膜的第二表面的多晶硅膜以及设置为相邻于第一絕缘膜的第一表面并接触多晶硅膜的电极膜。半导体衬底具有从背表面穿过其至主表面并暴露第一绝缘膜的第一开口第一绝缘膜位于第┅开口中，并具有暴露多晶硅膜一部分的第二开口电极膜形成在第一开口中，且延伸至第一绝缘膜的第一表面

根据实施例，可提高半導体器件的可靠性

图1是示出根据实施例的半导体器件的示例性配置的电路框图。

图2是示出像素的示例性配置的电路图

图3是根据实施例嘚半导体器件的像素的平面图。

图4是其中形成实施例的半导体器件的芯片区域的平面图

图5是实施例的半导体器件的外围电路区中形成的晶体管的平面图。

图6是实施例的半导体器件的有关部分的截面图

图7是实施例的半导体器件的有关部分的截面图。

图8是沿图7中的线C-C'截取的截面图

图9是沿图7中的线D-D'截取的截面图。

图10是制造步骤中根据实施例的半导体器件的有关部分的截面图

图11是图10之后的制造步骤中根据实施例的半导体器件的有关部分的截面图。

图12是图11之后的制造步骤中根据实施例的半导体器件的有关部分的截面图

图13是图12之后的制造步骤Φ根据实施例的半导体器件的有关部分的截面图。

图14是图13之后的制造步骤中根据实施例的半导体器件的有关部分的截面图

图15是图14之后的淛造步骤中根据实施例的半导体器件的有关部分的截面图。

图16是图15之后的制造步骤中根据实施例的半导体器件的有关部分的截面图

图17是圖16之后的制造步骤中根据实施例的半导体器件的有关部分的截面图。

图18是作为图7中的半导体器件的第一变形的半导体器件的有关部分的平媔图

图19是作为图7中的半导体器件的第二变形的半导体器件的有关部分的平面图。

在以下实施例中为方便起见如果必要，则在说明中将實施例分成多个部分或实施例；但是除特别说明的情况之外，它们并不彼此无关而是其中一个是另一个的部分或全部的一个或多个变形，详细说明补充说明等的关系。而且在以下实施例中，当提及元件等的数目(包括数字数值，量范围等)时，除特别说明的情况其中实施例原则上明显限于特殊数字的情况等之外，实施例不限于特殊数字而该数字可大于或小于该特殊数字。此外在以下实施例中，除了特别说明的情况其中原则上明显需要部件的情况等之外，没有必须需要的组成部件(包括组成步骤等)类似地，在以下实施例中當提及组成部件的轮廓，位置关系等时除了特别说明的情况，其中原则上部件明显不相称的情况等之外假定包括基本上接近或类似于該轮廓等的那些。这也适用于上述数值和范围

以下将参考附图说明实施例。在用以说明实施例的所有附图中相同的参考数字被指定用於相同功能的部件，且将不再重复其说明而且，在以下实施例中除非需要，否则原则上将不再重复相同或相似部分的说明

在用于说奣实施例的附图中，出于提供清楚的附图的目的某些部件即使在截面图中也未被阴影化。另一方面为了清楚起见，阴影图案甚至可应鼡于平面图

参考附图，将在下文详细说明根据实施例的半导体器件的结构和制造步骤在实施例中，将说明作为半导体器件的示例的CMOS图潒传感器其为在半导体衬底的背表面上接收光的背照图像传感器。

图1是示出根据实施例的半导体器件的示例性配置的电路框图图2是示絀像素的示例性配置的电路图。虽然图1示出排列成4行和4列(4×4)的阵列(矩阵)的16个像素但是像素数，列和行可改变成任意数目例如，诸如照楿机的实际的电子设备采用几百万个像素

在图1中示出的像素区1A中，多个像素PU以阵列排列且包括垂直扫描电路VSC和水平扫描电路HSC的驱动电蕗设置在像素区1A周围。像素(单元或像素单元)PU设置在选择线SL和输出线OL的交点处选择线SL耦合至垂直扫描电路VSC，同时输出线OL在一对一的基础上耦合至列电路CLC列电路CLC经由开关SWT耦合至输出电路OLC。各个开关SWT都耦合至水平扫描电路HSC且由水平扫描电路HSC控制垂直扫描电路VSC，水平扫描电路HSC列电路CLC，开关SWT以及输出电路OLC是像素PU的外围电路且设置在外围电路区2A中。

例如由垂直扫描电路VSC和水平扫描电路HSC选择的从像素PU读出的电信号通过输出线OL和输出电路OLC输出。

如图2中所示各个像素PU例如都包括光电二极管PD，以及四个晶体管RST、TX、SEL和AMI晶体管RST、TX、SEL、AMI都是n沟道MISFET。晶体管RST是复位晶体管晶体管TX是转移晶体管，晶体管SEL是选择晶体管且晶体管AMI是放大器晶体管。转移晶体管TX转移由光电二极管PD产生的电荷除叻上述晶体管之外，可并入其他晶体管或容性元件晶体管的连接形式包括各种变形和应用。

在图2中所示的示例电路中光电二极管PD和转迻晶体管TX彼此串联耦合在接地电势(第一参考电势)GND和节点N1之间。复位晶体管RST耦合在节点N1和电源电势(电源电势线或第二参考电势)VDD之间选择晶體管SEL和放大器晶体管AMI彼此串联耦合在电源电势VDD和输出线OL之间。放大器晶体管AMI的栅电极耦合至节点N1复位晶体管RST的栅电极耦合至复位线LRST。选擇晶体管SEL的栅电极耦合至选择线SL同时转移晶体管TX的栅电极耦合至传输线(第二选择线)LTX。

例如启用(设置为高电平)传输线LTX和复位线LRST以使转移晶体管TX和复位晶体管RST导通。因此从光电二极管PD释放所有电荷，其将变得耗尽随后，使转移晶体管TX截止

例如，假设诸如照相机的电子裝置的机械快门在上述操作之后开启则光电二极管PD从入射光产生电荷并在快门开启时将电荷存储在其中。简言之光电二极管PD接收入射咣并从入射光产生电荷。

随后在快门关闭之后，禁用(设置为低电平)复位线LRST以使复位晶体管RST截止而且，启用(设置为高电平)选择线SL以及传輸线LTX以使选择晶体管SEL和转移晶体管TX导通因此，由光电二极管PD产生的电荷被转移至相邻于节点N1的转移晶体管TX的一端(对应于浮置扩散FD其将茬下文说明)。此时浮置扩散FD的电势根据从光电二极管PD传输的电荷而改变。改变的电势由放大器晶体管AMI放大器且出现在输出线OL上。输出線OL的电势转换成电信号(光接收信号)其经由列电路CLC和开关SWT被读取为来自输出电路OLC的输出信号。

图3是本实施例中的半导体器件的像素的平面圖

如图3中所示，本实施例中的半导体器件的像素PU(参见图1)包括其中设置光电二极管PD和转移晶体管TX的有源区AcTP以及其中设置复位晶体管RST的有源区AcR。像素PU也包括其中设置选择晶体管SEL和放大器晶体管AMI的有源区AcAS以及其中设置耦合至接地电势线(未示出)的插塞电极Pg的有源区AcG。

在有源区AcRΦ设置栅电极Gr，且插塞电极Pr1和Pr2分别设置在位于栅电极Gr两侧上的源和漏区中栅电极Gr以及源和漏区组成复位晶体管RST。

在有源区AcTP中设置栅電极Gt。在平面图中光电二极管PD设置在栅电极Gt的一侧，且浮置扩散FD设置在另一侧上光电二极管PD是pn结二极管，且例如由多个n型或p型杂质扩散区(半导体区)组成浮置扩散FD用作电荷存储部或浮置扩散层，且例如由n型杂质扩散区(半导体区)组成插塞电极Pfd设置在浮置扩散FD上。

栅电极Ga囷栅电极Gs设置在有源区AcAS中插塞电极Pa设置在邻近栅电极Ga的有源区AcAS的端部处，且插塞电极Ps设置在邻近栅电极Gs的有源区AcAS的另一端处在各个栅電极Ga和Gs的两侧上，定位源和漏区栅电极Ga、Gs和源和漏区组成彼此串联耦合的选择晶体管SEL和放大器晶体管AMI。

插塞电极Pg设置在有源区AcG的上部中这种插塞电极Pg耦合至接地电势线(未示出)。因此有源区AcG用作用于将接地电势GND提供至半导体衬底的阱区的供给区。

插塞电极Prg插塞电极Ptg，插塞电极Pag以及插塞电极Psg分别设置在栅电极Gr栅电极Gt，栅电极Ga以及栅电极Gs上

如果必要，则上述插塞电极Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag和Psg借助多个互连層(例如图6中的互连M1至M3其将在下文说明)彼此耦合。借助上述部件可形成图1和2中所示的电路。

图4是示出其中形成根据实施例的半导体器件嘚芯片区的平面图芯片区CHP包括像素区1A以及外围电路区2A，以及以矩阵设置在像素区1A中的多个像素PU在外围电路区2A中，设置逻辑电路逻辑電路例如对来自像素区1A的输出信号执行逻辑操作，并基于操作结果输出图像数据图1中所示的列电路CLC，开关SWT水平扫描电路HSC，垂直扫描电蕗VSC以及输出电路OLC也设置在外围电路区2A中此外，作为半导体器件的输入/输出端子的多个焊盘电极PAD设置在外围电路区2A中焊盘电极PAD电耦合至外围电路区2A中的逻辑电路。虽然将在下文说明但是在本实施例中，组成像素PU以及逻辑电路的器件邻近半导体衬底的主表面设置同时焊盤电极PAD邻近半导体衬底的背表面设置。

图5是示出形成在根据实施例的半导体器件的外围电路区中的晶体管的平面图

如图5中所示，用于逻輯电路的外围晶体管LT设置在外围电路区2A中实际上，多个n沟道MISFET以及多个p沟道MISFET形成为组成外围电路区2A中的逻辑电路的晶体管；但是图5示出組成逻辑电路的晶体管中的一个的n型MISFET，作为外围晶体管LT

如图5中所示，有源区AcL形成在外围电路区2A中外围晶体管LT的栅电极Glt设置在有源区AcL中，且外围晶体管LT的源和漏区分别形成在有源区AcL中的栅电极Glt的侧面上在外围晶体管LT的源和漏区上，设置插塞电极Pt1、Pt2

图5仅示出一个外围晶體管LT；但是，实际上多个晶体管设置在外围电路区2A中。可通过将形成在晶体管的源和漏区上的插塞电极或形成在栅电极Glt上的插塞电极与哆个互连层(将在下文说明的互连M1至M3)耦合而配置逻辑电路除了MISFET之外的器件，例如具有另一结构的容性元件或晶体管有时可并入逻辑电路中

下文是有关其中外围晶体管LT是n沟道MISFET的情况的示例的说明；但是，外围晶体管LT可以是p沟道MISFET

[像素区和外围电路区中的器件结构]

将说明根据實施例的半导体器件的结构。图6是根据实施例的半导体器件的有关部分的截面图图6是示出像素区1A和外围电路区2A的截面图，且对应于沿图3Φ的线A-A截取的截面图以及沿图5中的线B-B截取的截面图

如图6中所示，光电二极管PD和转移晶体管TX形成在半导体衬底SB的像素区1A中的有源区AcTP中光電二极管PD由都形成在半导体衬底SB中的p型阱PW1、n型半导体区(n型阱)NW以及p⁺型半导体区PR组成，邻近半导体衬底SB的主表面外围晶体管LT形成在半导体衬底SB的外围电路区2A中的有源区AcL中。

半导体衬底SB是例如由借助诸如磷(P)或砷(As)的n型杂质(施主)掺杂的n型单晶硅制成的半导体衬底(半导体晶片)在可替換的实施例中，半导体衬底SB可以是所谓的外延晶片如果外延晶片用作半导体衬底SB，则半导体衬底SB例如可通过在借助n型杂质(例如砷(As))掺杂的n⁺型单晶硅衬底的主表面上生长借助n型杂质(例如磷(P))掺杂的n^-型单晶硅制成的外延层而形成在本实施例中，半导体衬底SB在抛光前具有从600至700μm的厚度且抛光(减薄)至约2至3μm。

由绝缘材料制成的器件隔离膜(器件隔离区)STI设置在有源区AcTP周围暴露由器件隔离膜STI围绕的半导体衬底SB的区域，苴暴露区域是有源区AcTP和有源区AcL

半导体衬底SB包括自主表面形成以便具有预定深度的p型阱(p型半导体区)PW1、PW2。p型阱PW1横跨整个有源区AcTP形成具体地，p型阱PW1横跨其中形成光电二极管PD的区域以及其中形成转移晶体管TX的区域而形成另一方面，p型阱PW2横跨整个有源区AcL形成具体地，p型阱PW2形成茬其中形成了外围晶体管LT的区域中p型阱PW1和p型阱PW2都是借助诸如硼(B)的p型杂质掺杂的p型半导体区。p型阱PW1和p型阱PW2彼此隔离且也彼此电绝缘在本說明书中，半导体衬底SB的主表面表示有源区中的半导体衬底的上表面同时表示半导体衬底SB和器件隔离区中的器件隔离膜STI之间的界面。但昰在没有给出具体理由的情况下，主表面有时可被称为有源区中的半导体衬底的上表面以及器件隔离膜STI的上表面

如图6中所示，形成n型半导体区(n型阱)NW以便以有源区AcTP中的半导体衬底SB的p型阱PWL围绕n型半导体区NW是借助诸如磷(P)或砷(As)的n型杂质掺杂的n型半导体区。

n型半导体区NW不仅是形荿光电二极管PD的n型半导体区而且也是转移晶体管TX的源区。n型半导体区NW主要存在于其中形成光电二极管PD的区域中；但是n型半导体区NW在平媔图中部分重叠转移晶体管TX的栅电极Gt。n型半导体区NW的深度(至底表面)小于p型阱PW1的深度(至底表面)栅电极Gt是由多晶硅膜制成的导电膜。

p⁺型半导體区PR形成在n型阱NW的表面的一部分中p⁺型半导体区PR是以诸如硼(B)的高浓度p型杂质掺杂的p⁺型半导体区。p⁺型半导体区PR中的杂质浓度(p型杂质浓度)高于p型阱PW1的杂质浓度(p型杂质浓度)因此，p⁺型半导体区PR的传导率(导电率)高于p型阱PW1的传导率(导电率)

p⁺型半导体区PR的深度(至底表面)小于n型半导体区NW的罙度(至底表面)。p⁺型半导体区PR主要形成在n型半导体区NW的最外层部分(表面部分)中在半导体衬底SB的厚度方向上观察时，n型半导体区NW存在于作为頂层的p⁺型半导体区PR下且p型阱PW1存在于n型半导体区NW下。

p⁺型半导体区PR具有其下未形成n型半导体区NW的部分且该部分与p型阱PW1接触。换言之p⁺型半導体区PR具有其中n型半导体区NW直接存在于其下且与其接触的部分，以及其中p型阱PW1直接存在于其下且与其接触的部分

p型阱PW1以及n型半导体区NW在其间形成PN结。p⁺型半导体区PR和n型半导体区NW也在其间形成PN结p型阱PW1(p型半导体区)，n型半导体区NW以及p⁺型半导体区PR组成光电二极管(PN结二极管)PD

光电二極管PD是光接收元件。光电二极管PD也可被认为是光电转换元件光电二极管PD具有将入射光转换成电以产生电荷并存储所产生的电荷的功能，洏转移晶体管TX作为开关以将存储在光电二极管PD中的电荷从光电二极管PD转移

形成栅电极Gt以便在平面图中重叠n型半导体区NW的一部分。作为转迻晶体管TX的栅电极的栅电极Gt形成(设置)在半导体衬底SB上且以绝缘膜GOX插入其间在形成了栅电极Gt的一侧壁上是作为侧壁绝缘膜的侧壁间隔物SW。

茬有源区AcTP中的半导体衬底SB(p型阱PW1)中n型半导体区NW形成在栅电极Gt的一侧上，且n型半导体区NR形成在另一侧上n型半导体区NR是以诸如磷(P)或砷(As)的高浓喥n型杂质掺杂的n⁺型半导体区，且n型半导体区NR形成在p型阱PW1中n型半导体区NR是用作浮置扩散(层)FD的半导体区，且也用作转移晶体管TX的漏区

n型半導体区NR用作转移晶体管TX的漏区，但也可被认为是浮置扩散(层)FD此外，n型半导体区NW是组成光电二极管PD的部件但是也可用作用于转移晶体管TX嘚源的半导体区。换言之转移晶体管TX的源区由n型半导体区NW形成。因此n型半导体区NW和栅电极Gt优选建立其中栅电极Gt的一部分(源一侧上)在平媔图中重叠n型半导体区NW的一部分的关系。n型半导体区NW和n型半导体区NR彼此间隔地形成且以转移晶体管TX的沟道形成区(对应于直接位于栅电极Gt下嘚衬底区)插入其间

盖绝缘膜CP形成在光电二极管PD的表面上(参见图3)，即n型半导体区NW和p⁺型半导体区PR的表面盖绝缘膜CP形成为保持半导体衬底SB的良好的表面特性，或良好的界面特性反射防止膜ARF形成在盖绝缘膜CP上。具体地反射防止膜ARF形成在n型半导体区NW以及p⁺型半导体区PR上，且以盖絕缘膜CP插入其间反射防止膜ARF的一部分(端部)可覆盖栅电极Gt。反射防止膜ARF不一定是必要的且因此可省略。

如图6中所示外围晶体管LT的栅电極Glt形成在有源区AcL中的p型阱PW2上，且以栅绝缘膜GOX插入其间且侧壁间隔物SW形成在栅电极Glt的相反的侧壁上。外围晶体管LT的源和漏区形成在栅电极Glt兩侧上存在的p型阱PW2中外围晶体管LT的源和漏区采用轻掺杂漏(LDD)结构，且包括为n型低掺杂半导体区的n^-型半导体区NM以及为n型高掺杂半导体区的n⁺型半导体区SD。此外金属硅化物膜SIL形成在外围晶体管LT的栅电极Glt以及形成源和漏区的n⁺型半导体区SD的表面上。另一方面金属硅化物层SIL未形成茬形成像素PU中包括的转移晶体管TX的漏区的浮置扩散FD上。因此浮置扩散FD的表面由硅化物阻挡膜BLK覆盖。硅化物阻挡膜BLK例如是氧化硅膜在本實施例中，像素区1A整体由硅化物阻挡膜BLK覆盖但是，以硅化物阻挡膜BLK覆盖的原因是防止转移晶体管TX的浮置扩散FD上的金属硅化物层SIL的形成苴因此无需在其他区域上形成硅化物阻挡膜BLK。栅电极Glt是由具有150至200nm厚度的多晶硅膜制成的导电膜

层间绝缘膜IL1形成在半导体衬底SB上以便覆盖柵电极Gt，反射防止膜ARF以及栅电极Glt层间绝缘膜IL1形成在像素区1A和外围电路区2A中的半导体衬底SB的整个主表面上。如上所述栅电极Gt，反射防止膜ARF以及浮置扩散FD的表面由像素区1A中的硅化物阻挡膜BLK覆盖且因此层间绝缘膜IL1形成在硅化物阻挡膜BLK上。

层间绝缘膜IL1例如是包含原硅酸四乙酯(TEOS)莋为原料的氧化硅膜包括上述插塞电极Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2的导电插塞电极PG嵌入层间绝缘膜IL1中。例如如图6中所示，用作插塞电极PG嘚插塞电极Pfd形成在作为浮置扩散FD的n型半导体区NR上插塞电极Pfd穿过层间绝缘膜IL1并到达n型半导体区NR以电耦合至n型半导体区NR。

诸如插塞电极Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2的导电插塞电极PG例如由层间绝缘膜IL1中形成的接触孔中嵌入的阻挡导电膜以及形成在阻挡导电膜上的钨膜制成阻挡导電膜例如是由钛膜以及形成在钛膜上的氮化钛膜(即钛/氮化钛膜)组成的层叠膜。

在具有其中嵌入了插塞电极PG(Pr1、Pr2、Pg、Pfd、Pa、Ps、Prg、Ptg、Pag、Psg、Pt1、Pt2)的层间絕缘膜IL1上例如形成层间绝缘膜IL2。互连M1形成在层间绝缘膜IL2中

层间绝缘膜IL2例如是氧化硅膜，但不限于此且可由介电常数低于氧化硅膜的低介电常数膜制成。低介电常数膜的示例是SiOC膜

互连M1例如是铜互连，且可由镶嵌方法形成互连M1不限于铜互连，且也可为铝互连如果互連M1是嵌入铜互连(镶嵌铜互连)，则嵌入的铜互连嵌入形成在层间绝缘膜IL1中的互连沟槽中而如果互连M1是铝互连，则通过图案化形成在层间绝緣膜上的导电膜形成铝互连

在其中形成互连M1的层间绝缘膜IL2上，形成例如为氧化硅膜或低介电常数膜的层间绝缘膜IL3且互连M2形成在层间绝緣膜IL3中。在其中形成了互连M2的层间绝缘膜IL3上形成层间绝缘膜IL4，且互连M3形成在层间绝缘膜IL4中互连M2和M3例如是通过双镶嵌方法形成的铜互连，且具有互连部以及与下层互连接触的耦合部这些部分形成为一体。本实施例示出作为示例的三个互连层；但是可加入更多的互连层。作为本实施例中的互连M3的顶部互连层由保护膜PRO1覆盖且支撑基板SS附接至保护膜PRO1。保护膜PRO1例如是氧化硅膜和氮化硅膜的层叠膜支撑基板SS唎如是例如具有600至700μm厚度的硅基板。

如图6中所示本实施例的背照CMOS图像传感器具有邻近已被减薄至2至3μm的半导体衬底SB的背表面的滤色器CF以忣微透镜ML。

在像素区1A中形成绝缘膜IF1以便覆盖半导体衬底SB的整个背表面，且遮光膜LS形成在绝缘膜IF1上遮光膜LS具有暴露存在光电二极管PD的区域但整个覆盖其他区域的开口OP1。绝缘膜IF2和保护膜PRO2形成在半导体衬底SB的背表面上以便覆盖绝缘膜IF1和遮光膜LS且保护膜PRO2具有与遮光膜LS的开口OP1对准的开口OP4。开口OP4具有大于开口OP1的直径以暴露整个开口OP1滤色器CF和微透镜ML形成在保护膜PRO2的开口OP4中。提供绝缘膜IF1以减少暗电流噪声且例如由HfxOy、TaxOy、AlxOy、ZrxOy或TixOy(任意化合物中，x+y＝1)制成遮光膜LS例如是铝膜或钨膜，且防止光进入除已经形成光电二极管PD的区域之外的任何区域绝缘膜IF2是例如甴0.1至0.2μm厚度的氧化硅膜制成的反射防止膜。保护膜PRO2例如是氮化硅膜

在外围电路区2A中，绝缘膜IF1、遮光膜LS、绝缘膜IF2以及保护膜PRO2也以此顺序形荿在半导体衬底SB的背表面上

以下将进行有关邻近外围电路区2A中的半导体衬底SB的背表面形成的焊盘电极PAD的说明。图7是根据实施例的半导体器件的有关部分的截面图更具体地，图7是焊盘电极的平面图图8是沿图7中的线C-C'截取的截面图。图9是沿图7中的线D-D'截取的截面图如图7至9中所示，焊盘电极PAD形成在半导体衬底SB的背表面中形成的开口OP2中开口OP2从半导体衬底SB的背表面穿过半导体衬底SB并到达器件隔离膜STI。焊盘电极PAD形荿在器件隔离膜STI的背表面上且以绝缘膜IF2插入其间。注意到器件隔离膜STI的主表面表示邻近互连M1和M2的表面且背表面表示邻近半导体衬底SB的表面。在所形成的器件隔离膜STI的主表面上是焊盘电极PAD通过器件隔离膜STI中形成的开口OP3耦合至其的板状电极GP焊盘电极PAD具有由阻挡导电膜以及主导电膜组成的层叠结构。阻挡导电膜例如是氮化钛膜或氮化钨膜且主导电膜例如是铝膜(包括包含Si或Cu的铝膜)。阻挡导电膜的厚度为20至30nm苴主导电膜的厚度为600至1000nm。阻挡导电膜邻近板状电极GP设置并与板状电极GP接触板状电极GP由具有150至200nm厚度的导电膜(多晶硅膜)制成，其为与栅电极Gt囷Glt相同的层且硅化物层SIL形成在板状电极GP的上表面上。侧壁间隔物进一步形成在由板状电极GP和硅化物层SIL组成的层叠结构周围(其侧壁上)板狀电极GP可以是非掺杂多晶硅膜，其未掺杂任何杂质

如上所述，焊盘电极PAD耦合至板状电极GP且设置为除半导体衬底SB中形成的开口OP2之外通过器件隔离膜STI中形成的开口OP3与器件隔离膜STI的主表面接触，由此减小开口OP3的深度且提高焊盘电极PAD和板状电极GP之间的耦合可靠性。而且焊盘電极PAD耦合至板状电极GP，但未直接耦合至互连M1由此使互连M1更薄且更精细，并提高半导体器件的集成密度

设置在板状电极GP上方的互连M1通过插塞电极PG以及硅化物层SIL耦合至板状电极GP。设置在互连M1上方的互连M2耦合至互连M1设置在板状电极GP上方的互连M1或M2耦合至外围电路中包括的外围晶体管LT。因此焊盘电极PAD耦合至外围晶体管LT。如果延伸焊盘电极GP以耦合至外围晶体管LT则互连M1和M2变得不必要；但是，将焊盘电极PAD耦合至外圍晶体管LT的优选方式是采用互连M1或/和M2

焊盘电极PAD由保护膜PRO2覆盖，但是从保护膜PRO2中形成的开口OP5部分暴露焊盘电极PAD从保护膜PRO2暴露的区域耦合臸接合线BW。具体地焊盘电极PAD从开口OP5暴露的区域是耦合了接合线BW的耦合区。如图7和9中所示耦合区(换言之，开口OP5的内部)整体位于器件隔离膜STI的背表面上但是位于器件隔离膜STI中形成的开口OP3外部，且不重叠开口OP3因为开口OP3整体由保护膜PRO2覆盖，因此开口OP3的上部不能作为耦合区開口OP3在焊盘电极PAD的顶表面处形成凹陷，但是该凹陷由保护膜PRO2填充且因此未从保护膜PRO2暴露。焊盘电极PAD沿器件隔离膜STI的平坦的背表面延伸苴耦合区存在于器件隔离膜STI的背表面上。开口OP2、OP3以及OP5中的这种位置关系可提高接合线BW和焊盘电极PAD之间的耦合可靠性此外，提供用作引线接合基底的具有高机械强度的器件隔离膜STI由此提高接合线BW的耦合可靠性。

如图7和9中所示插塞电极PG远离器件隔离膜STI的开口OP3加以设置，由此提高焊盘电极PAD和板状电极GP之间的耦合可靠性

此外，如图7和9中所示在厚度方向上将其中设置了插塞电极PG的区域与保护膜PRO2的开口OP5对准可減小芯片面积。

如图9中所示在半导体衬底SB的开口OP2中的较深位置处耦合接合线BW和焊盘电极PAD可保持接合线BW的焊球部几乎与半导体衬底SB的背表媔齐平，由此降低封装高度

[半导体器件的制造方法]

将说明制造根据实施例的半导体器件的方法。图10至17是在制造步骤过程中根据实施例的半导体器件的有关部分的截面图图10至17示出像素区1A和外围电路区2A。图10的左侧对应于图6的截面图的左侧图10中的外围电路区2A是沿对应于图9的圖7中的线D-D'截取的截面图。

首先执行“制备半导体晶片的步骤”。制备如图10中所示的具有其上形成了半导体元件的半导体衬底SB(半导体晶片)如参考图6在上文所述的，光电二极管PD转移晶体管TX以及多个互连M1、M2和M3形成在像素区1A中，且互连M3的上部由保护膜PRO1覆盖如参考图9在上文所述的，板状电极GP形成在器件隔离膜STI上硅化物层SIL形成在板状电极GP上，且侧壁间隔物SW形成在外围电路区2A中的板状电极GP和硅化物层SIL的侧壁上此外，互连M1和M2设置在板状电极GP上且互连M1通过插塞电极PG耦合至板状电极GP，同时互连M2耦合至互连M1虽然在图10中未示出，图6中所示的外围晶体管LT也形成在外围电路区2A中

随后，执行“减薄半导体衬底SB的步骤”如图11中所示，支撑基板SS附接在保护膜PRO1上且随后对半导体衬底SB进行抛咣以使背表面更薄。支撑基板SS例如是具有600至800μm厚度的硅衬底半导体衬底SB从其600至800μm的原始厚度减薄至2至3μm的厚度。

随后执行“形成遮光膜LS的步骤”。如图12中所示绝缘膜IF1首先形成在半导体衬底SB的背表面上以借助绝缘膜IF1覆盖像素区1A和外围电路区2A中的半导体衬底SB的背表面。对於绝缘膜IF1来说例如可采用HfxOy、TaxOy、AlxOy、ZrxOy或TixOy(任意化合物中，x+y＝1)随后，遮光膜LS形成在绝缘膜IF1上以便覆盖像素区1A和外围电路区2A中的半导体衬底SB的背表面但是，遮光膜LS具有开口OP1以暴露其中形成光电二极管PD的区域遮光膜LS是厚度约为0.2μm的铝膜或钨膜。

随后执行“形成开口OP2的步骤”。洳图13中所示例如利用光刻胶膜PHR1作为掩膜干法蚀刻半导体衬底SB以在外围电路区2A中的半导体衬底SB中形成开口OP2。如图7中所示开口OP2形成在板状電极GP的内部上以便与板状电极GP重叠。因此暴露外围电路区2A中的器件隔离膜STI的背表面。器件隔离膜STI在对半导体衬底SB执行干法蚀刻工艺期间鼡作蚀刻停止层在干法蚀刻工艺中，像素区1A由光刻胶膜PHR1覆盖在干法蚀刻工艺之后，移除存在于像素区1A和外围电路区2A中的光刻胶膜PHR1

随後，执行“形成开口OP3的步骤”如图14中所示，首先将绝缘膜IF2沉积在半导体衬底SB的背表面上，以便覆盖遮光膜LS随后，例如利用光刻胶膜PHR2莋为掩膜干法蚀刻绝缘膜IF2以及器件隔离膜STI以在外围电路区2A中的绝缘膜IF2和器件隔离膜STI中形成开口OP3由此暴露板状电极GP的背表面。如图7中所示开口OP3位于开口OP2内部，且与板状电极GP重叠在干法蚀刻工艺中，组成板状电极GP的多晶硅膜用作蚀刻停止层因为在多晶硅膜的蚀刻速率低於组成器件隔离膜STI的氧化硅膜的蚀刻速率的条件下执行干法蚀刻，因此可减少器件隔离膜STI中的开口OP3的形成期间被蚀刻(过蚀刻)的板状电极GP(哆晶硅膜)的量。此外因为板状电极GP与器件隔离膜STI的主表面接触，可使开口OP3的深度变浅由此减少被蚀刻的板状电极GP的量。顺便提及器件隔离膜STI的厚度与开口OP3相同，约为0.3μm在干法蚀刻工艺之后，移除存在于像素区1A和外围电路区2A中的光刻胶膜PHR2

随后，执行“形成焊盘电极PAD嘚步骤”如图15中所示，在阻挡导电膜和铝膜顺序沉积在半导体衬底SB的背表面上之后通过利用公知的光刻技术和干法蚀刻技术顺序图案囮铝膜和阻挡膜而形成焊盘电极PAD。如图7中所示整个焊盘电极PAD装配在开口OP2中。焊盘电极PAD的下表面位于比半导体衬底SB的背表面更高的位置处具体地，焊盘电极PAD在厚度方向上嵌入半导体衬底SB中焊盘电极PAD也存在于器件隔离膜STI中形成的开口OP3中以耦合至板状电极GP。

随后执行“形荿保护膜PRO2的步骤”。如图16中所示例如为氮化硅膜的保护膜PRO2沉积在半导体衬底SB的背表面上，且随后利用公知的光刻技术和干法蚀刻技术在保护膜PRO2中形成开口OP4和开口OP5具有大于开口OP1的直径的开口OP4整体暴露开口OP1。也如图7中所示开口OP5部分暴露焊盘电极PAD，但是位于开口OP3外部以便不與开口OP3重叠保护膜PRO2可以是光敏聚酰亚胺膜。

随后执行“形成滤色器CF和微透镜ML的步骤”。如图17中所示滤色器CF和微透镜ML形成在保护膜PRO2中形成的开口OP4中。

最后通过“耦合接合线BW的步骤”将接合线BW耦合至保护膜PRO2中形成的开口OP5中的焊盘电极PAD的表面而完成如图9中所示的根据实施唎的半导体器件。

虽然在相同的步骤中在保护膜PRO2中形成开口OP4和OP5；但是这只是示例且开口OP5可在如下所述形成了滤色器CF和微透镜ML之后形成。換言之仅开口OP4形成在“形成保护膜PRO2的步骤”中，且开口OP5在“形成滤色器CF和微透镜ML的步骤”之后形成在保护膜PRO2中根据本制造方法，可避免“形成滤色器CF和微透镜ML的步骤”期间残留物残留在开口OP5内部，由此消除损坏焊盘电极PAD的风险

根据本实施例的制造方法，由多晶硅膜淛成的板状电极GP用作用于在器件隔离膜STI中形成开口OP3的蚀刻停止层这可避免开口OP3在蚀刻工艺期间穿透蚀刻停止层。因此这可提高半导体器件的可靠性。此外由多晶硅膜制成的与栅电极Gt和Glt相同的层的板状电极GP用作蚀刻停止层，且因此无需使互连M1更厚由此使半导体器件更精细。

在半导体衬底SB中形成开口OP2的第一蚀刻工艺中器件隔离膜STI用作蚀刻停止层，而在器件隔离膜STI中形成开口OP3的第二蚀刻工艺中板状电極GP用作蚀刻停止层。经历第二蚀刻工艺的器件隔离膜STI(以及绝缘膜IF2)相对薄于半导体衬底SB且因此可减少蚀刻停止层将被蚀刻的量。而且因為用作蚀刻停止层的板状电极GP与器件隔离膜STI接触，因此将被蚀刻的膜厚与互连M1用作蚀刻停止层的情况相比较少因此，可减少作为蚀刻停圵层的板状电极GP被蚀刻的量

第一变形例针对图7中所示的焊盘电极PAD。图18是从图7中的原始器件变形的半导体器件的平面图在图18中，由相同嘚数字表示对应于上述实施例中的部件的部件

如图18中所示，板状电极GP和互连M1设置在开口OP5外部且设计为与上述实施例中的板状电极GP和互連M1相比平面尺寸较小。因此可设置未耦合至焊盘电极PAD的互连M以便与开口OP5重叠。

第二变形例针对图7中所示的焊盘电极PAD图19是从图7中的原始器件变形的半导体器件的平面图。在图19中由相同的数字表示对应于上述实施例中的部件的部件。

如图19中所示焊盘电极PAD和互连M1为梳形，彼此面对且彼此重叠

虽然已经参考上述实施例说明了本发明人提出的本发明，但是毋容质疑的是本发明不限于实施例且在不脱离本发明主旨的情况下可进行各种变形