频分使用2分频触发作为二进制计數器来降低输入信号的频率
在Sequenal Logic教程中我们看到了D型翻转 - Flop的工作以及它们如何连接在一起形成数据锁存器。
D型触发器的另一个有用功能是莋为二进制分频器用于频分或作为“2分频”计数器。这里反相输出 Q （NOT-Q）直接连接到数据输入端子 D 为设备提供“反馈”，如下所示
从仩面的频率波形可以看出，“反馈“ Q 的输出到输入端 D Q 的输出脉冲的频率恰好是一半（?÷2 ）输入时钟频率。换句话说产生频分，因为咜现在将输入频率除以因子2（倍频程）
然后产生一种称为“纹波”的计数器计数器“并且在纹波计数器中，时钟脉冲触发第一个触发器其输出触发第二个触发器，然后触发第三个触发器依此类推，通过链产生波纹效应（因此它们的名称）定时信号通过链时
另一种可鼡于分频的数字设备是T型或Toggle翻转器翻牌。通过对标准JK触发器的略微修改我们可以构造一种称为Toggle触发器的新型触发器。
Toggle触发器可以由如上所示的D型触发器或来自标准JK触发器，如74LS73结果是一个只有两个输入的设备，“Toggle”输入本身和负控制“Clock”输入加减运算电路如图题所示
“Toggle flip-flop”的名称取决于触发器能够在两种不同状态之间切换或切换的事实，“切换状态“和”记忆状态“由于只有两种状态，因此T型触发器非常适用于分频和二进制计数器设计
通过将1的输出连接到下一个的时钟输入，可以使用“Toggle”或“T型触发器”构建二进制纹波计数器 Toggle触發器非常适合构建纹波计数器，因为它在每个时钟周期从一种状态切换到下一种状态（从高到低或从低到高）因此可以使用标准T型轻松構建简单的分频器和纹波计数器电路触发器电路。
如果我们串联连接两个T型触发器初始输入频率将被第一个触发器“分频”（? ÷2 ）然後通过第二个触发器（?÷2）÷2 再次“除以2”，得到一个有效被分割四次的输出频率然后它的输出频率变为原始时钟频率的四分之一值（25％），（?÷4 ）
每次我们添加另一个切换或“T型”触发到链，输出时钟频率再次减半或除以2依此类推，输出频率 2 n 其中“ n“是序列中使用的触发器的数量
n Toggle或T型触发器是基于标准JK型触发器的边沿触发的2分频器件，在时钟信号的上升沿触发结果是每个位向右移动一个触發器。所有触发器都可以异步复位并可触发输入时钟信号的前沿或后沿，使其成为频分的理想选择
这种用于分频的计数器电路通常称為异步3位二进制计数器，作为 QA 到 QC 为3位宽，是每个时钟脉冲从 0 到 7 的二进制计数
在异步计数器中，时钟仅应用于第一级一个触发器级的輸出为下一个触发器级提供时钟信号，后续级从前一级获得时钟每个级的时钟脉冲减半。
这种安排通常称为 Asynchronous 因为每个时钟事件都是独竝发生的，因为计数器中的所有位都不会同时发生变化当计数器从 0 到 7 的向上方向顺序计数。这种类型的计数器也称为“向上”或“正向”计数器（CTU）或“3位异步向上计数器”所示的三位异步计数器是典型的，并在切换模式下使用触发器异步“向下”计数器（CTD）也可用。
3位异步递增计数器的真值表
因此我们可以看到D型触发器的输出是输入频率的一半换句话说，它的计数为2通过将更多D型或Toggle触发器级联茬一起，我们可以产生一个2分频4分频，8分频等电路它将输入时钟频率除以2,4或8次，实际上是我们想要制作二进制计数器电路的2的幂的任哬值
因此我们可以看到一个计数器只不过是一个专用或模式发生器，在应用称为“时钟”的输入脉冲信号时产生指定的输出模式或二进淛值（或状态）序列
时钟实际用于数据传输这些应用。通常计数器是可以将计数递增或递减1的逻辑电路，但是当用作异步n分频计数器時它们能够划分这些输入脉冲，从而产生时钟分频信号
通过将触发器连接在一起形成计数器，并且可以将任意数量的触发器连接或“級联”在一起以形成“除以n”二进制计数器其中“n”是使用的计数器级的数量它被称为模数。计数器的模数或简称“MOD”是计数器在将自身返回到零之前经过的输出状态的数量即一个完整的周期。
然后是一个带有三个触发器的计数器如上面的电路将从 0 计算到 7 ，即 2 n -1 它有仈种不同的输出状态，表示十进制数 0 到 7 称为Modulo-8或MOD-8柜台。具有四个触发器的计数器将从 0 计数到 15 因此称为Modulo-16计数器，依此类推
可以通过向计數器添加更多触发器来增加模数，并且级联是实现更高模数计数器的方法然后模数或MOD编号可以简单地写为： MOD编号= 2 n
以这种方式连接的多位異步计数器也称为“纹波计数器”或纹波分频器因为每个阶段的状态变化似乎通过计数器从LSB输出到其MSB输出连接“波动”。纹波计数器有标准IC形式从74LS393双4位计数器到74HC4060，这是一个14位纹波计数器内置，可产生出色的基频分频
对于分频，切换模式触发器在链中用作除以两个计数器一个触发器将时钟? IN 除以2，两个触发器将划分? IN 4（依此类推）使用触发式触发器进行分频的一个好处是，任何一点的输出都具有精確的50％占空比
最终输出时钟信号的频率值等于输入时钟频率的分频由计数器的MOD号。这种电路称为“n分频”计数器可以通过将各个触发器连接在一起来形成计数器，并根据它们的时钟方式进行分类
在异步计数器中，（纹波计数器）第一个触发器是由外部时钟脉冲然后烸个连续的触发器由前一个触发器的输出计时。在同步计数器中时钟输入连接到所有触发器，以便它们同时进行时钟控制
课程目标本課程是《朱有鹏老师单片机完全学习系列课程》第1季第10个课程，主要内容是51单片机的定时器和计数器本课程的学
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/U）输入为低电平表示减计数或低电平表示向上计数。计数器与时钟从低到高的转换同步递减或递增 当计数器发生上溢或下溢时，MAX /MIN输出（在计数期间为低电平）变高并苴在一个时钟周期内保持高电平此输出可用于高速级联中的先行进位（参见图1）。 MAX
/MIN输出还启动纹波时钟（RCO）输出该输出通常为高电平，变为低电平并在时钟脉冲的低电平部分保持低电平。这些计数器可以使用RCO \进行级联（参见图2） 如果将十进制计数器预设为非法状态戓在接通电源时采用非法状态，则会返回正常序列中的一个或两个计数如状态图所示（见图3）。 特性 2-V至6-VV CC 操作（?? HC190,191） 4.5 V至5.5 VV CC
?? AC161设备是4位二进制计数器这些同步可预置计数器具有内部进位预测功能，适用于高速计数应用这些器件完全可编程;也就是说，它们可以预设为0到9或15之间的任哬数字预设是同步的;因此，在负载输入处设置低电平会禁用计数器并使输出在下一个时钟脉冲之后与设置数据一致，无论使能输入的電平如何
清除功能是异步。清零（CLR）\输入的低电平将所有四个触发器输出设置为低电平无论CLK，负载（LOAD）\或使能输入的电平如何 进位外观 - 前端电路为n位同步应用提供级联计数器，无需额外的门控有助于实现此功能的是ENP，ENT和纹波进位输出（RCO） ENP和ENT都必须高计数，并且ENT被湔馈以启用RCO当计数最大时（9或15，Q A
为高电平）启用RCO会产生高电平脉冲。这种高电平溢出纹波进位脉冲可用于实现连续级联级无论CLK的电岼如何，都允许ENP或ENT的转换 计数器具有完全独立的时钟电路。在发生计时之前修改操作模式的控制输入（ENP，ENT或LOAD \）的更改不会影响计数器嘚内容计数器的功能（无论是启用，禁用加载还是计数）仅由满足稳定设置和保持时间的条件决定。 特性 快速...
?? AC280和?? ACT280是采用高级CMOS逻辑技术嘚9位奇数/偶数奇偶校验发生器/检查器偶数和奇数奇偶校验输出均可用于检查或生成长达9位的字的奇偶校验。甚至指示奇偶校验（ E输出到叧外的任何输入AC280，?? ACT280奇偶校验器 特性 缓冲输入 典型传播延迟 - 在V CC = 5V时为10ns ，T A = 25°CC L = 50pF
CD4060B由振荡器部分和14个纹波进位二进制计数器级组成。振荡器配置尣许设计RC或晶体振荡器电路提供RESET输入，将计数器复位到全O状态并禁用振荡器 RESET线上的高电平完成复位功能。所有计数器阶段都是主从触發器在 O ）。所有输入和输出均完全缓冲施密特触发器对输入脉冲线的作用允许无限制的输入脉冲上升和下降时间。
CD4060B系列类型采用16引脚密封双列直插式陶瓷封装（F3A后缀） 16引脚双列直插塑料封装（E后缀），16引脚小外形封装（MM96，MT和NSR后缀）以及16引脚薄型收缩小外形封装（PW囷PWR后缀）。 特性 15 V时12 MHz时钟频率 常用复位 完全静态操作 缓冲输入和输出 施密特触发器输入脉冲线 在20 V下测试静态电流100％ 标准化对称输出特性 5 V，10
V囷15 V参数额定值 符合JEDEC暂定标准No. 13B的所有要求“B ??系列说明的标准规范” CMOS器件?? 振荡器特性： 芯片上的所有有源元件 RC或晶体振荡器配置 RC振荡器频率為690 kHz最小电压15 V 应用 控制计数器 定时器 分频器 延时电路 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品 ...
CD40192b可??预置BCD向上/向下计数器和CD40193B可预設二进制向上/向下计数器均由4个同步时钟控制的门控“D”型触发器组成作为一个柜台。输入包括4个独立的阻塞线一个PRESET \ ENABLE \控制，单独的CLOCK UP和CLOCK DOWN信號以及一个主RESET提供四个缓冲Q信号输出以及用于多级计数方案的CARRY \和BORROW \输出。
计数器被清零以便所有输出在RESET线上处于低电平状态。 RESET与时钟异步完成当PRESET \ ENABLE \控制为低电平时，每个输出都可以与相应的卡纸输入电平的时钟异步编程 计数器在CLOCK UP信号的正时钟沿计数一个计数如果CLOCK DOWN线为高電平。如果CLOCK UP线为高电平计数器会对CLOCK DOWN信号的正时钟沿计数递减计数。 CARRY
\和BORROW \信号为高电平计数器向上或向下计数。在计数器达到计数模式下嘚最大计数后CARRY \信号在半个时钟周期内变为低电平。在计数器达到倒计数模式下的最小计数后BORROW \信号在半个时钟周期内变为低电平。通过將BORROW \和CARRY \输出分别连接到后续计数器...
\或ENABLE输入的状态如何 LOAD \输入的低电平禁用计数器，并使输出与下一个CLOCK脉冲后的设置数据一致无论ENABLE输入的条件如何。 进位预测电路提供用于n位同步应用的级联计数器无需额外的门控。完成此功能的工具有两个计数使能输入和一个进位输出（C OUT ）当PE和TE输入均为高电平时，计数启用 TE输入被前馈以使能C OUT
。该使能输出产生正输出脉冲其持续时间约等于Q1输出的正部分。该正溢出进位脈冲可用于实现连续级联级当时钟为高电平或低电平时，可能会发生PE或TE输入的逻辑转换 CD40160B类型采用16引脚密封双列直插式陶瓷封装（F3A后缀）。 CD40161B型采用16引脚密封双列直插式陶瓷封装（F3A后缀）16引脚双列直插塑料封装（E后...
CD4518双BCD上行计数器和CD4520双二进制上行计数器均由两个相同的内部哃步4级计数器组成。计数器级是D型触发器具有可互换的CLOCK和ENABLE线，用于递增正向或负向转换对于单机操作，ENABLE输入保持高电平计数器在CLOCK的烸个正向转换时前进。计数器在其RESET线上被高电平清零
通过将Q4连接到后续计数器的使能输入，同时后者的CLOCK输入保持低电平可以在纹波模式下级联计数器。 CD4518B和CD4520B型采用16引脚密封双列直插陶瓷封装（F3A后缀）16引脚双列直插塑料封装（E后缀），16引脚小型-outline包（MM96和NSR后缀）和16引脚薄收縮小外形封装（PW和PWR后缀）。 特性 中速操作 - 10 V时的6 MHz典型时钟频率
?? HC161?? HCT161，?? HC163和?? HCT163是可预设的同步计数器具有先行进位逻辑，可用于高电平高速计数应鼡程序 ?? HC161和?? HCT161分别是异步复位十进制和二进制计数器; ?? HC163和?? HCT163器件分别是十进制和二进制计数器，它们与时钟同步复位计数和并行预置都与时钟嘚负到正转换同步完成。
同步并行使能输入SPE的低电平禁用计数操作并允许P0到P3的数据输入要加载到计数器中（前提是满足SPE的建立和保持要求） 所有计数器在主复位输入MR上以低电平复位。在?? HC163和?? HCT163计数器（同步复位类型）中必须满足相对于时钟的建立和保持时间要求。 每个计数器中有两个计数使能PE和TE提供n位级联。在所有计数器中无论SPE
\，PE和TE输入的电平（以及时钟输入CP，在?? HC161和?? HCT161类型中）都会发生复位操作 如果昰十年计数器当电源被施加电源时，它被预置为非法状态或呈现非法状态它将以一个计数返回到正常序列，如状态图所示 先行进位功能简化了串行级联计数器。两个计数使能输入（PE和TE）必须为高才能计数 TE输入通过所有四个级的Q输出进行门控，以便在最大计数时终...
具囿快速进位的?? AC283和?? ACT283 4位二进制加法器，采用先进的CMOS逻辑技术如果总和超过15，这些器件会添加两个4位二进制数并生成进位 由于add函数的对称性，该器件可与所有高电平有效操作数一起使用（正逻辑）或所有低电平有效操作数（负逻辑）使用正逻辑时，如果没有进位则必须将進位输入连接为低电平。 特性 缓冲输入 超过2kV
CD4510B可预置BCD向上/向下计数器和CD4516可预置二进制向上/向下计数器由四个同步时钟控制的D型触发器组成（帶有门控结构）提供T型触发器功能）作为计数器连接这些计数器可以通过RESET线上的高电平清除，并且可以通过PRESET ENABLE线上的高电平预设为卡纸输叺上的任何二进制数
CD4510B将在向上模式下最多两个时钟脉冲计数非BCD计数器状态，在向下模式下最多四个时钟脉冲 如果保持CARRY-IN输入低电平，计數器在每个正向时钟转换时上升或下降同步级联是通过并联所有时钟输入并将不太重要的级的CARRY-OUT连接到更重要级的CARRY-IN来实现的。
CD4510B和CD4516B可以级联茬纹波中通过将CARRY-OUT连接到下一级的时钟来实现模式如果在终端计数期间UP /DOWN输入发生变化，则必须使用时钟门控CARRY-OUT并且在时钟为高电平时必须哽改UP /DOWN输入。该方法为随后的计数阶段提供干净的时钟信号 （见图15）。 这些器件类似于MC14510和MC14516
CD4510B和CD4516B类型采用16引脚双列直插塑料封装（ E后缀），16引脚小外形封装（NSR后缀）和16引脚薄缩小外...
CD4017B和CD4022B分别是具有10和8个解码输出的5级和4级Johnson计数器输入包括CLOCK，RESET和CLOCK INHIBIT信号 CLOCK输入电路中的施密特触发器动莋提供脉冲整形，允许无限制的时钟输入脉冲上升和下降时间 如果CLOCK INHIBIT信号为低电平，这些计数器在正时钟信号转换时提前一位计数当CLOCK INHIBIT
siganl为高电平时，禁止通过时钟线的计数器前进高RESET信号将计数器清零至零计数。 Johnson计数器配置的使用允许高速操作2输入解码门控和无尖峰解码輸出。提供防锁定门控从而确保正确的计数顺序。解码输出通常为低并且仅在它们各自的解码时隙处变高每个解码输出在一个完整时鍾周期内保持高电平。
CAR40-B信号在CD4017B中每10个时钟输入周期或CD4022B中每8个时钟输入周期完成一次用于在多器件计数链中对后续器件进行纹波时钟。 CD4017B和CD4022B采用16引脚密封双列直插式陶瓷封装（F3A后缀）16引脚双列直插塑料封装（E后缀），16引脚小外形封装（NSR后缀）和16引脚薄收缩小外形封装（PW和PWR后綴）
具有快速进位的?? AC283和?? ACT283 4位二进制加法器，采用先进的CMOS逻辑技术如果总和超过15，这些器件会添加两个4位二进制数并生成进位 由于add函数嘚对称性，该器件可与所有高电平有效操作数一起使用（正逻辑）或所有低电平有效操作数（负逻辑）使用正逻辑时，如果没有进位則必须将进位输入连接为低电平。 特性 缓冲输入 超过2kV
CD4018B类型包括5个Johnson-Counter阶段每个阶段的缓冲Q输出和计数器预设控制选通。提供时钟复位，数據预设启用和5个单独的JAM输入。通过将Q \ 5Q \ 4，Q \ 3Q \ 2，Q \
1信号分别馈送回DATA输入可以实现10,8,6,4或2个计数器配置的除法。通过使用CD4011B来控制到DATA输入的反馈连接可以实现9,7,5或3个除计数器配置。通过使用多个CD4018B单元可以实现大于10的除法功能计数器在正时钟信号转换时提前计数一次。时钟线上的施密特触发器动作允许无限制的时钟上升和下降时间高RESET信号将计数器清零至全零状态。高PRESET-ENABLE信号允许JAM输入信息预设计数器提供防锁定门控鉯确保正确的计数顺序。
CD4018B型采用16引脚密封双列直插式陶瓷封装（F3A后缀）16引脚双列直插式塑料封装（E后缀），16引脚小外形封装（MM96，MT和NSR后綴）以及16引脚薄型收缩小外形封装（PW和PWR后缀）。 特性 中速运行???? 10 MHz（典型值）V DD ?? V SS = 10 V 完全静态工作 100％测试20 V时的静态电流 标准化对称输出特性 5 V，10
V和15 V參数额定值 在整个封装温...
?? HC192?? HC193和?? HCT193分别是异步预置的BCD十进制和二进制向上/向下同步计数器。 将计数器预设为预设数据输入（P0-P3）上的数字是通过LOW異步并行负载输入（PL）来完成的计数器在Clock-Up输入的低到高转换（和Clock-Down输入的高电平）上递增，并在Clock-Down输入的低到高转换时递减（和高电平时钟輸入）
MR输入的高电平会覆盖任何其他输入，以将计数器清零为零状态终端向上计数（进位）在达到零计数之前的半个时钟周期内变为低电平，并在零计数时返回高电平倒计数模式下的终端倒计数（借用）同样在最大计数之前的半个时钟周期内变低（192中的9和193中的15）并且茬最大计数时返回高。通过将较低有效计数器的进位和借位输出分别连接到下一个最重要的计数器的Clock-Up和CLock-Down输入来实现级联
如果存在十进制計数器非法状态或在接通电源时采取非法状态，它将按一个计数返回正常顺序如状态图所示。 特性 同步计数和异步加载 N位级联的两个输絀 前瞻进行高速计数 扇出（超温范围） 标准输出 。 。 。 。 。 。 。 10 LSTTL负载 总线驱动器输出。 。 。 。 。...
CD40192b可??预置BCD向仩/向下计数器和CD40193B可预设二进制向上/向下计数器均由4个同步时钟控制的门控“D”型触发器组成作为一个柜台输入包括4个独立的阻塞线，一個PRESET \ ENABLE \控制单独的CLOCK UP和CLOCK DOWN信号以及一个主RESET。提供四个缓冲Q信号输出以及用于多级计数方案的CARRY \和BORROW \输出
计数器被清零，以便所有输出在RESET线上处于低電平状态 RESET与时钟异步完成。当PRESET \ ENABLE \控制为低电平时每个输出都可以与相应的卡纸输入电平的时钟异步编程。 计数器在CLOCK UP信号的正时钟沿计数┅个计数如果CLOCK DOWN线为高电平如果CLOCK UP线为高电平，计数器会对CLOCK DOWN信号的正时钟沿计数递减计数 CARRY
\和BORROW \信号为高电平，计数器向上或向下计数在计數器达到计数模式下的最大计数后，CARRY \信号在半个时钟周期内变为低电平在计数器达到倒计数模式下的最小计数后，BORROW \信号在半个时钟周期內变为低电平通过将BORROW \和CARRY \输出分别连接到后续计数器...
?? ACT163器件是4位二进制计数器。这些同步可预设计数器具有内部进位前瞻功能适用于高速計数设计。通过使所有触发器同时计时以使得输出在由计数使能（ENPENT）输入和内部门控指示时彼此一致地改变来提供同步操作。这种工作模式消除了通常与同步（纹波时钟）计数器相关的输出计数尖峰缓冲时钟（CLK）输入触发时钟波形上升（正向）边沿的四个触发器。
计数器完全可编程;也就是说它们可以预设为0到9或15之间的任何数字。预设是同步的;因此在负载输入处设置低电平会禁用计数器，并使输出在丅一个时钟脉冲之后与设置数据一致无论使能输入的电平如何。
清除功能是同步无论使能输入的电平如何，清零（CLR）\输入的低电平都會在CLK的下一次低电平到高电平转换后将所有四个触发器输出设置为低电平这种同步清除允许通过解码Q输出以获得所需的最大计数来容易哋修改计数长度。用于解码的门的低电平有效输出连接到CLR \以同步清除计数器0000（LLLL） 进位超前电路为n位同步应用提供级联计数器没有额外的門控。
ENPENT和纹波进位输出（RCO）有助于实现此功能。 ENP和ENT都必须高计数并且ENT被前馈以启用RCO。...
INPUTS信息将计数器预设为与时钟异步的任何状态当烸个JAM线为低电平时，当PRESET-ENABLE信号为高电平时将计数器复位为零计数。当CARRY-IN \和PRESET ENALBE信号为低电平时计数器在时钟正跳变时前进一次。当CARRY-IN \或PRESET ENABLE信号为高電平时进程被禁止。 CARRY-OUT
\信号通常为高电平当计数器在UP模式下达到最大计数或在DOWN模式下达到最小计数时，如果CARRY-IN \信号为低电平则变为低电岼。处于低状态的CARRY-IN \信号因此可以被认为是CLOCK ENABLE \不使用时，CARRY-IN \端子必须连接到V SS 当BINARY /DECADE输入为高电平时，完...
CD4020BCD4024B和CD4040B是纹波进位二进制计数器。所有计数器阶段都是主从触发器计数器的状态对每个输入脉冲的负转变进行一次计数; RESET线上的高电平将计数器重置为全零状态。输入脉冲线上的施密特触发器动作允许无限制的上升和下降时间所有输入和输出均经过缓冲。
CD4020B和CD4040B型采用16引脚密封双列直插式陶瓷封装（F3A后缀）16引脚双列矗插塑料封装（E后缀），16引脚小外形封装（NSR后缀）和16引脚薄收缩小外形封装（PW和PWR后缀） CD4040B型还提供16引脚小外形封装（M和M96后缀）。 CD4024B类型采用14引脚密封双列直插陶瓷封装（F3A后缀）
14引脚双列直插塑料封装（E后缀），14引脚小外形封装（MMT，M96和NSR后缀）以及14引脚薄型收缩小外形封装（PW和PWR后缀） 。 特性 中速操作 完全静态操作 缓冲输入和输出 100％测试20 V时的静态电流 标准化对称输出特性 完全静态操作 常用复位 5V，10V和15V参数额定徝 在整个封装温度范围内18 V时的最大输入电流为1μA;在18 V和25°C下100
HC4060-Q1器件包含一个振荡器部分和14个纹波进位二进制计数器级。此振荡器配置可实现RC-戓者晶体振荡器电路设计时钟（CLKI）输入上的高到低转换增加了计数器的值。清除（CLR）输入上的高电平会关闭振荡器（ CLKO 变为高电平而CLKO变为低电平）并且将计数器复位清零（所有的Q输出为低电平） 特性 符合汽车应用要求 2V至6V的宽运行电压范围
输出可驱动多达10个低功耗肖特基晶體管逻辑电路（LSTTL）负载 低功耗，I CC 最大80μA t pd 典型值= 14 ns ±4mA输出驱动（在5V时间） 低输出电流最大值1μA 实现相移振荡电路（RC） - 或者晶体振荡器电路的設计 参数 与其它产品相比 计数器/算术/奇偶校验功能 Technology Family VCC (Min) (V)
