可调计数频率的960进制计数器器的设计 实验步骤 有原理图最好

来源：蜘蛛抓取(WebSpider) 时间：2018-12-09 12:10 标签： 60进制计数器

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这是我刚开始写博客时候写的了，本身结构很丑我于 15:26重新整理了下结构，就不删了然后我又重新整理了一份博攵，和这个一样但要比这个清晰，贴出地址：可以看这篇以及相关的那几个小模块部分。

简单的数字时钟计数器其实现方法也是通過计数器的级联，由两个模60计数器和一个模24计数器子模块共同构成下面的这段代码采用结构性描述方法，U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块模60计数器实现分秒的计数，模24计数器实现小时的计数

在进行设计数字时钟计数器之前，分别介绍模60计数器count60以及8421BCD计数器count24 

 
 
 

 

 综合工具综合而出的电路如下：
 
 

 
 
 

 

 

 计数器实现的模制为24，clr为异步清零信号当时钟上升沿到来或clr下降沿到来，
 
 

 clr = 0时计数器清零为。该计数器的计数过程为当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1当计数计到23时（即），计数器又清零为然後重新开始计数。
 
 

 
 else //上述情况都没有发生则高位不变，低位加1

 

 
 
 

 

 在Modelsim中仿真得到的波形为：（为了能看清截了一部分图片）
 
 

 
 

 
 

 下面正式给出数芓时钟计数器的verilog HDL代码：
 
 
 
 
 else //上述情况都没有发生，则高位不变低位加1

 

 
//数字时钟计数器的测试代码
 
 

 
 

 在Modelsim中仿真得到如下波形图：
 
 

 
 

 
 
 

 
 
 
 

 用综合工具综合後的数字时钟：

版权声明：本博客内容来自于个囚学习过程中的总结参考了互联网、数据手册、帮助文档、书本以及论文等上的内容，仅供学习交流使用如有侵权，请联系我会重寫！转载请注明地址！ /Reborn_Lee/article/details/

这是我刚开始写博客时候写的了，本身结构很丑我于 15:26重新整理了下结构，就不删了然后我又重新整理了一份博攵，和这个一样但要比这个清晰，贴出地址：可以看这篇以及相关的那几个小模块部分。

简单的数字时钟计数器其实现方法也是通過计数器的级联，由两个模60计数器和一个模24计数器子模块共同构成下面的这段代码采用结构性描述方法，U1,U2,U3为调用的两个模60计数器和一个模24计数器子模块模60计数器实现分秒的计数，模24计数器实现小时的计数

在进行设计数字时钟计数器之前，分别介绍模60计数器count60以及8421BCD计数器count24 

 
 
 

 

 综合工具综合而出的电路如下：
 
 

 
 
 

 

 

 计数器实现的模制为24，clr为异步清零信号当时钟上升沿到来或clr下降沿到来，
 
 

 clr = 0时计数器清零为。该计数器的计数过程为当输出信号的低4位（即 dout[3:0]）从0000计数到1001后（即十进制的0 ~ 9），高4位（即dout[3:4]）计数加1当计数计到23时（即），计数器又清零为然後重新开始计数。
 
 

 
 else //上述情况都没有发生则高位不变，低位加1

 

 
 
 

 

 在Modelsim中仿真得到的波形为：（为了能看清截了一部分图片）
 
 

 
 

 
 

 下面正式给出数芓时钟计数器的verilog HDL代码：
 
 
 
 
 else //上述情况都没有发生，则高位不变低位加1

 

 
//数字时钟计数器的测试代码
 
 

 
 

 在Modelsim中仿真得到如下波形图：
 
 

 
 

 
 
 

 
 
 
 

 用综合工具综合後的数字时钟：

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