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数字时钟设计与制作
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如何在74ls290组成的百进制计数器上设置清0端
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常用异步集成计数器74LS29074LS290芯片管脚：S9（1）、S9（2）称为置“9”端，R0（1）、R0（2）称为置“0”端；CP0、CP1端为计数时钟输入端，Q3Q2Q1Q0为输出端，NC表示空脚。74LS290具有以下功能：置“9”功能：当S9（1）=S9（2）=1时，不论其他输入端状态如何，计数器输出Q3 Q2 Q1 Q0=1001，而（1001）2=（9）10，故又称为异步置数功能。置“0”功能：当S9（1）和S9（2）不全为1，并且R0（1）=R0（2）=1时，不论其他输入端状态如何，计数器输出Q3 Q2 Q1 Q0=0000，故又称为异步清零功能或复位功能。计数功能：当S9（1）和S9（2）不全为1，并且R0（1）和R0（2）不全为1时，输入计数脉冲CP，计数器开始计数。计数脉冲由CP0输入，从Q0输出时，则构成二进制计数器；计数脉冲由CP1输入，输出为Q2Q1Q0时，则构成五进制计数器；若将Q0和CP1相连，计数脉冲由CP0输入，输出为Q3Q2Q1Q0时，则构成十进制（8421码）计数器；若将Q3和CP0相连，计数脉冲由CP1输入，输出为Q3Q2Q1Q0时，则构成十进制（5421码）计数器。因此，74LS290又称为“二—五—十进制型集成计数器”。你要设置为6进制计数器，则将Q0和CP1相连，计数脉冲由CP0输入，输出为Q3Q2Q1Q0时，则构成十进制（8421码）计数器；若将Q3和CP0相连，计数脉冲由CP1输入。因为是异步清零，所以只要将Q2和Q1管脚共接一个与门，将这个与门的输出接R0（1）和R0（2），S9（1）与S9（2）任意一个接高就行，这样就做出了6进制计数器。部分资料取自百度知道关于74ls290特点的提问。希望我的回答能帮助到你。
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我们会通过消息、邮箱等方式尽快将举报结果通知您。数字电子技术基础学习指导及 习题解答主编 杨春玲 陶隽源第 1 章 绪论1.1 教学内容本章主要介绍了数字电路的特点及其常用芯片，电子设计自动化技术和数字电子技 术基础课程内容和学习方法。一、数字电路及其常用芯片电子电路中的信号分为模拟信号与数字信号。模拟信号是指随时间连续变化的信号。 数字信号是指随时间断续变化的信号。处理模拟信号的电子电路称为模拟电路，处理数 字信号的电子电路称为数字电路（也称逻辑电路） 。与模拟电路相比，数字电路具有如下 特点： (1) 在数字电路中晶体管工作在开关状态（饱和区或截止区） ，电路的抗干扰能力强， 可靠性高。 (2) 数字电路易于设计。 (3) 数字电路易于集成，成本低，体积小。数字电路的集成度一般高于模拟电路。 (4) 数字电路具有可编程性。可以采用计算机语言对某些数字电路进行编程设计，实 现相应的逻辑功能。 数字电路的常用芯片有 3 种：标准芯片、可编程逻辑器件和定制芯片。二、电子设计自动化技术电子设计自动化(EDA)技术是指以计算机为工作平台，融合电子技术、计算机技术、 智能化技术最新成果而研制成的电子 CAD 通用软件包， 主要辅助进行 4 方面的设计工作， 即可编程逻辑器件的设计、集成电路（IC）设计、电子电路设计和 PCB 设计。 硬件描述语言是一种用于设计硬件电子系统的计算机语言。它用软件编程的方式来 描述电子系统的逻辑功能、电路结构和连接形式。与传统的门级描述方式相比，HDL 语 言更适合大规模集成电路设计。HDL 语言可读性强，易于修改和发现错误。目前常用的 HDL 语言有 VHDL 语言和 Verilog HDL 语言两种。三、数字电子技术基础课程1．课程内容 本书内容可以分为 3 部分：中小规模数字集成电路、大规模数字集成电路和模数混 合电路。中小规模数字集成电路包括门电路、组合逻辑电路、触发器和时序逻辑电路； 大规模数字集成电路包括存储器和可编程逻辑器件；模拟数字混合电路包括脉冲的产生 和变换电路及接口电路。 2．课程学习方法 (1) 数字电子技术的数学基础是逻辑代数，与其他课程关联较小，简单易学。 (2) 数字电路以集成电路为主，学习中应注重掌握其外部特性，了解电路内部结构是 为了更好地掌握数字电路的逻辑功能。 (3) 数字电子技术基础课程是实践性很强的课程， 加强实践性训练是掌握这门课程必 不可少的条件。 (4) 电子设计自动化是电子技术的最新发展方向， 可编程逻辑器件也是目前使用最多 的逻辑器件，可编程逻辑器件设计需要通过电子设计自动化技术来实现。2(5) 附录给出了可编程逻辑器件设计套件 Quartus II 的使用方法，采用 Quartus II 对 数字电路进行功能仿真，培养学生对数字电路的仿真能力。1.2 学习要求1．了解数字电路的特点； 2．了解电子设计自动化技术； 3．了解数字电子技术基础课程的教学内容及学习方法。3第 2 章 数制和码制2.1 教学内容本章的教学内容包括数制和码制的基本概念和数字电路中常用的数制和编码。讨论 了不同数制之间的转换方法。介绍了二进制数的基本运算方法和补码、反码的定义及运 算。2.1.1 数制及二进制数的算术运算一、数制及不同数制间的转换方法数制是用来表示数值大小的方法。人们是按照进位的方式来计数的，称为进位制， 简称进制。经常采用的有十进制、二进制数、十六进制和八进制数。 任意 R 进制数都可用位权展开式表示：? N ?R ? ? K i ? R ii ?? mn ?1式中 n 和 m 为正整数，分别代表此数的整数和小数部分的位数，R 为计数的基数，Ki 代表 第 i 位上的数码（0~R-1） ，Ri 为第 i 位的权值。 数制转换就是一个数从一种进位制表示形式转换成等值的另一种进位制表示形式， 其实质为权值的转换。将二进制、八进制、十六进制转换为十进制，只需将二进制、八 进制、十六进数按权展开,求各位数值之和即可得到相应的十进制数。将十进制转换为二 进制、八进制、十六进制，整数部分转换采用除基取余法，而小数部分转换采用乘基取 整法。二进制转化为十六（八）进制可采用以下方法：以小数点为界，将二进制数整数 部分从低位开始，小数部分从高位开始，每四（三）位一组，首尾不足四（三）位的补 零，然后将每组四（三）位二进制数用一位十六（八）进制数表示。十六（八）进制转 换为二进制可将一位十六（八 ）进制数用四（三）位二进制数表示即可。二、二进制数的算术运算二进制数的算术运算和十进制数的算术运算规则基本相同，唯一区别在于二进制数 是―逢二进一‖及―借一当二‖，而不是―逢十进一‖及―借一当十‖。 在数字电路中，如果用反码或补码实现减法运算，可以把减法运算变成加法运算， 其基本原理是把减去一个正数当作加上一个负数，从而只进行加法运算。二进制数的加、 减、乘、除全部可以用移位和相加这两种操作实现。 (1) 补码的定义 若 n 位二进制数的原码为 N，则与其对应的补码定义为 [N]补=2n-N 其中，n 是二进制数 N 整数部分的位数。 (2) 反码的定义 若 n 位二进制数的原码为 N，则与其对应的反码定义为： [N]反=（2n-1）-N4带符号的二进制数，用二进制数码的最高位表示符号，0 表示正，1 表示负，其余各 位表示数的绝对值，称为数值位。二进制正负数的表示法有原码、反码和补码三种表示 方法。对于正数，三种表示法都是一样的，即符号位为 0，随后是二进制数的绝对值，即 原码。二进制负数的原码、反码和补码三种表示方法分别为符号位 1 加原码、符号位 1 加反码、符号位 1 加补码。 (1) 反码运算 反码在进行算术运算时不需判断两数符号位是否相同，两数反码之和等于两数之和 的反码，即[X1]反+[X2]反=[X1+X2]反，符号位参加运算。当符号位有进位时需循环进位，即 把符号位进位加到和的最低位。 (2) 补码运算 补码的运算与反码相似，两数补码之和等于两数之和的补码，即[X1]补+[X2]补=[X1+X2]补，符 号位参加运算。不需循环进位，如有进位，自动丢弃。2.1.2 几种常用的编码用文字、符号或数码表示特定对象的过程称为编码。数字系统中常用的是二进制编 码，即用二进制代码表示相关的对象。二进制编码包括各种 BCD 码、循环码、ASCII 码 等 1．自然二进制码 n 位二进制有 2n 个状态，将这些状态按转换为十进制数的大小排列，就构成了 n 位 自然二进制码。如 3 位二进制码、4 位二进制码。 2．二-十进制码 BCD 码 二-十进制码，是用二进制码表示十进制码，也称 BCD 码（Binary Code Decimal） 。 有多种 BCD 码，常用的有 8421 码、2421 码、5421 码、余 3 码等。具体见表 2.1.1。其中 8421 码、2421 码、5421 码是有权码，余三码是偏权码。表 2.1.1 各种常用的 BCD 编码 十进制数 0 1 2 3 4 5 6 7 8 9 BCD01 00 11
BCD01 00 10
BCD01 00 11
BCD2421 * 10 11 10 1111 余三码 01 00 11 1100 余三 循环码 11 00 10 10103．循环码 循环码是一种无权码，又称格雷码（Grey Code） 。它有多种编码形式，但有一个特 点：相邻两个代码之间仅有一位不同，且以中间为对称的两个代码也只有一位不同。表 2.1.2 列出了十进制数 0 到 15 所对应的四位循环码。循环码在实际应用中很有意义。十进制 0 1 2 二进制 10 表 2.1.2 4 位循环码 循环码 十进制 1 9
二进制 10 循环码 113 4 5 6 701 11 11 12 13 14 1501 11 4．常用字符代码 字符代码是对常用字母、符号进行的编码。常用的字符代码有 ASCII 码(美国信息交 换标准码)、ISO 码(国际标准化组织码)和我国国家标准码。 ASCII 码由七位二进制码表示，共 128 个。它能表示 0～9 十个数字码、二十六个英 文字母的大小写、各种常用符号及字符等，目前已被确认为国际标准代码。2.2 学习要求掌握十进制、二进制、八进制、十六进制的表示方式； 掌握数制之间的转换方法； 掌握用二进制进行算术运算和用补码进行二进制数算术运算的方法； 掌握各种不同的编码方式。2.3 课后习题及解答【2-1】下面每一个十进制数中，数字 3 的权各是多少？ （a）325 （b）4513 （c）32658 （d）236 解：(a) 100 (b) 1 (c) 10000 (d) 10 【2-2】把下面二进制数表示为加权和的形式。 （a）10010 （b）110 （c）1011001 （d） 解：(a) ?? 24 +0 ? 23 +0 ? 22 +1? 21 ? 0 ? 20 (b) ?110?2 =1? 22 +1? 21 ? 0 ? 20 (c) ? =1? 26 +0 ? 25 +1? 24 +1? 23 +0 ? 22 +0 ? 21 ? 1? 20 【2-3】把下面每一个二进制数都转成十进制数。 （a）100 （b）1011 （c）0.1001 （d） 解：(a) 4 (b) 11 (c) 0.5625 (d) 45.375 【2-4】把下面每一个十进制数都转成二进制数，误差小于 5‰。 （a）28 （b）422 （c） 0.32 （d）0.246 解：(a) 11100 (b)
(c) 0.0101001 (d) 0.01 【2-5】将题 2-2 中各二进制数转为十六进制数和八进制数。 解：十六进制 (a) 12 (b) 06 (c) 59 (d) D4 八进制 (a) 22 (b) 06 (c) 131 (d) 324 【2-6】用二进制完成下列十进制运算。 （a）21+18（b）54-23（c）32x11（d）18÷ 3 解：(a) ? 21 ? 18?10 ? ?10101?2 ? ?10010?2 ? ? (b)(d) ? =1? 27 ? 1? 26 +0 ? 25 +1? 24 +0 ? 23 +1? 22 +0 ? 21 ? 0 ? 20?54 ? 23?10 ? ? ? ?10111?2 ? ?11111?26(c) (d)?32 ?11?10 ? ? ? ?1011?2 ? ? ?18 ? 3?10 ? ?10010?2 ? ? 011?2 ? ?110?2【2-7】试写出下列二进制数的原码、反码和补码。 （a）+43（b）-126（c）+10（d）-38 解：原码(a)
【2-8】试用反码运算和补码运算完成下列运算。 （a）10010 （b）00000 （c）00011 （d）00000 解：反码运算 (a) []反= [-]反=10010]反=[]反+[-]反=010001]反 01 (b) []反= [-]反=00000]反=[]反+[-]反=010100]反 00 (c) []反= [-]反=00011]反=[]反+[-]反=111001]反 01 (d) []反= [-]反=00000]反=[]反+[-]反=010000]反 00 补码运算 (a) []补= [-]补=10010]补=[]补+[-]补=010001]补 01 (b) []补= [-]补=00000]补=[]补+[-]补=010100]补 00 (c) []补= [-]补=00011]补=[]补+[-]补=111001]补 01 (d) []补= [-]补=00000]补=[]补+[-]补=010000]补 00 【2-9】将下列 BCD5421 码转换成二进制数、十进制数和 BCD8421 码。 （a） （b）01 （c） 01 （d）00 解：二进制数 (a)
(b) 11 (c) 00 (d) 11 十进制数 (a) 63 (b) 971 (c) 356 (d) 82.4 BCD8421 码 (a)
(b) 01 (c) 10 (d) 007第 3 章 逻辑代数基础3.1 教学内容本章的教学内容包括逻辑代数中的逻辑运算、形式定理和基本规则，最小项和最大 项的定义及性质，逻辑函数式的化简方法（包括代数法和卡诺图化简法） 。3.1.1 逻辑代数的基本概念逻辑代数中用字母表示变量，称为逻辑变量。逻辑变量有两种取值：0 或 1。基本的 逻辑运算有 3 种：与运算、或运算和非运算。 1．与运算 只有当 A 和 B 代表的事件都发生，F 代表的事件才会发生，这种关系称为与逻辑， 表征―与‖逻辑关系的运算称为与运算（又称逻辑乘） 。可以用逻辑表达式 F=A?B 来表示。 2．或运算 只要 A 和 B 代表的事件有一个发生，F 代表的事件就会发生，这种关系称为或逻辑， 表征―或‖逻辑关系的运算称为或运算（又称逻辑加） 。用逻辑表达式 F=A+B 来表示。 3．非运算 A 所代表的事件不发生时， F 所代表的事件才会发生， 这种关系称为非逻辑， 表征―非‖ 逻辑关系的运算称为非运算（又称逻辑求反） 。用逻辑表达式 F ? A 来表示。 将基本逻辑运算进行各种组合，可以获得与非、或非、与或非、异或、同或等组合 逻辑运算。 形式定理是进行逻辑运算的基本定理，用于代数法化简逻辑函数。表 3.1.1 列出了 逻辑代数中常用的基本定理，共 17 个，第 3 列是第 2 列的对偶式。表 3.1.1 名 称 变量与常量 之间的关系 变量自身之 间的关系 吸 收 基本定理 形式定理 基本定理A?0=0 A?1=A A?A=A A? A =0 A+AB=A A+ A B =A+B AB+ A C+BC= AB+ A CA+1=1 A+0=A A+A=A A+ A =1 A( A ? B) ? A去因子 消 项A( A ? B) ? AB(A+B) ( A +C) (B+C)= (A+B)( A +C)摩根定理 还原律AB ? A ? B A ? B ? ABA?A 基本规则包括以下三个： 1．代入规则 在任一含有变量 A 的逻辑等式中，如果用另一个逻辑函数 F 去代替所有的变量 A， 则等式仍然成立。 2．对偶规则 (1) 对偶变换8对于任何一个逻辑函数式 P，实行―+‖、― ? ‖ 互换，―0‖、―1‖互换，得到新的逻辑函数 式 P＇ ，则称 P＇为 P 的对偶式。 (2) 对偶规则 如果逻辑函数式 F 和 G 相等，则其对偶式 F?和 G?也相等。 3．反演规则 在一个逻辑函数式 P 中，如果进行―+‖、― ? ‖互换，―0‖ 、―1‖互换、原反互换，得到 原逻辑函数 P 的逻辑求反，记为 P 。3.1.2 逻辑代数的化简一、最小项和最大项1.最小项和最大项的定义 (1)若逻辑函数有 n 个输入变量，则全部 n 个变量的逻辑乘即是最小项。在最小项中， 每个变量均以原变量或反变量的形式出现，且仅出现一次，所以可能有 2n 个最小项，用 符号 mi 表示。 (2)逻辑函数的最大项为 n 个输入变量的逻辑和，每个变量均以原变量或反变量的形 式在最大项中出现且仅出现一次，所以有 2n 个最大项，用符号 MI 表示。 2.最小项和最大项的性质 (1) 在输入变量的任何取值下必有一个最小项为―1‖， 其余最小项为―0‖， 即所谓 N （2n） 中取一个―1‖。 (2) 全部最小项之和恒等于―1‖。 (3) 两个最小项之积恒等于―0‖。 (4) 若干个最小项之和等于其余最小项和之反。 (5) 最小项的反是最大项；最大项的反是最小项。 (6) 在输入变量的任何取值下必有一个最大项为―0‖， 其余最小项为―1‖， 即所谓 N （2n） 中取一个―0‖。 (7) 全部最大项之积恒等于―0‖。 (8) 最小项的对偶式是最大项；最大项的对偶式是最小项。二、逻辑函数的表示方法逻辑变量包括输入逻辑变量和输出逻辑变量。描述输入逻辑变量和输出逻辑变量之 间的函数关系式称为逻辑函数。逻辑函数的表示方法主要有 5 种：真值表、逻辑函数式 （简称逻辑式） 、逻辑图、卡诺图和波形图。它们之间可以相互转换。 1．真值表就是将输入变量的所有取值及相应输出变量的所有取值列成表格。 2．描述输入逻辑变量和输出逻辑变量之间的函数关系式称为逻辑函数式。 3. 用逻辑运算符号表示逻辑函数式中各变量之间的逻辑关系得到的图形称为逻辑 图。 4. 把所有最小项按一定顺序排列起来，每一个小方格由一个最小项占有，使几何位 置相邻的最小项具有逻辑相邻性，这样的图形称为卡诺图。 5. 画出在不同输入信号作用下所对应输出信号的波形，用于表示电路输入、输出之 间的逻辑关系，称为波形图。三、逻辑函数的化简9在逻辑运算中有些逻辑函数往往不是以最简的形式给出，因而有必要将这些逻辑函 数进行化简成最简与或式。所谓最简的与或式就是在包括函数所有最小项的前提下，乘 积项最少，而且每个乘积项中变量的个数也最少。化简方法有代数法和卡诺图化简法。 1．代数法 (1) 并项法： 就是利用公式 AB ? AB ? A ， 将两项合并为一项， 合并时消去一个变量。 (2) 吸收法：就是利用公式 A ? AB ? A ，消去多余的乘积项。 (3) 消项法：就是利用公式 AB ? AC ? BC ? AB ? AC ，消去多余的项。 (4) 消因子法：就是利用公式 A ? A B ? A ? B ，消去多余的因子 A 。 (5) 配项法：将逻辑函数乘以 ( A ? A ) ，将逻辑函数加上 A ? A 均可以获得新项；利 用公式 AB ? A C ? AB ? A C ? BC ，为原逻辑函数配上新项；将新项与其它项合并，有 时可以得到更加简单的化简结果。 2．卡诺图化简法 卡诺图中的每个小格是一个最小项，凡是几何位置相邻的最小项，逻辑上也一定相 邻。所以邻接的两个最小项中只有一个变量是互补的，其余变量都是相同的，可以消去 一个变量，合并成一项。采用卡诺图化简法化简逻辑函数的步骤如下： (1) 将逻辑函数表示为与或式； (2) 用卡诺图表示该逻辑函数； 将与或型逻辑函数填入卡诺图的方法有 2 种；一是将逻辑函数变换为与或标准型， 存在的最小项，在对应的卡诺图小格中填―1‖，不存在的最小项填―0‖。第二种方法是直接 将与项填入。 (3) 用尽可能少、尽可能大的矩形框去包含卡诺图中所有的 1，矩形框的大小为 2i； (4) 将所有矩形框代表的与项读出并相加，即为最简与或逻辑式。 有些最小项既可以加入到某个输出变量的逻辑式中，也可以从逻辑式中去掉，对逻 辑功能没有影响，这种最小项称为无关项，也称为约束项、禁止项、任意项。无关项可 以用符号 d 来表示。 因为无关项对应的最小项在逻辑表达式中既可以出现，也可以不出现，因此在卡诺 图中对应的位置上既可以填入 1，也可以填入 0，可以根据这一性质对含有无关项的逻辑 式进行化简。3.2 学习要求1. 掌握逻辑代数的基本运算，定理和规则； 2. 掌握最小项、最大项的基本概念和性质； 3. 掌握代数法化简逻辑式的基本方法； 4. 掌握用卡诺图化简逻辑式的原理和方法； 5．掌握无关项的概念和具有无关项的逻辑函数化简。3.3 课后习题及解答【3-1】填空： (1) 逻辑代数中有三种最基本运算： 五种基本运算， 分别为 、 (2) 与运算的法则可概述为：有 0 出 的法则为10、 、 。和 、 ，全 1 出，在此基础上又派生出 和 。 ；类似地，或运算写成最大项之积的形式结果应为 ? M ((3) 摩根定理表示为： A ? B = ； A? B= (4) 函数表达式 Y= AB ? C ? D ，则其对偶式为 Y ' = (5) 函数式 F=AB+BC+CD 写成最小项之和的形式结果应为 ? m ( )。。 。 )， ，这四个逻辑变(6) 已知有四个逻辑变量，它们能组成的最大项的个数为 量的任意两个最小项之积恒为 。 解：(1) 与、 或、 非、 与非、 或非、 异或、 同或、 与或非。 (2) 0、 1、 有‖1‖出‖1‖，全‖0‖出‖0‖。(3) A ? B 。 (4) ( A ? B)C ? D 。 (5) 3,6,7,11,12,13,14,15、 0,1,2,4,5,8,9,10。 (6) 16、 0。 【3-2】指出下列各式中哪些是四变量 A、B、C、D 的最小项和最大项。在最小项后的括 号里填入 mi，在最大项后的括号里填入 Mi，其它填× (i 为最小项或最大项的序号） 。 (1) A+B+D ( ) (2) ABCD ( ) (3) ABC ( ) (4) AB(C+D) ( ) (5) A ? B ? C ? D ( ) (6) A+B+CD ( ) 解： (1) ( × ) (2) ( m7 ) (3) ( × ) (4) ( × ) (5) (M9 ) (6) ( × ) 【3-3】对逻辑运算判断下述说法是否正确，正确者在其后括号内打√，反之打× 。 (1) 若 X+Y=X+Z，则 Y=Z ( ) (2) 若 XY=XZ，则 Y=Z ( ) (3) 若 X?Y=X?Z，则 Y=Z ( ) 解： (1) ( × ) (2) ( × ) (3) ( √ ) 【3-4】用卡诺图化简下列各式。 (1) F1 = BC ? AB ? ABC (2) F2 = AB ? BC ? BC (3) F3= AC ? AC ? BC ? BC (4) F4 = ABC ? ABD ? ACD ? CD ? ABC ? ACD (5) F5 = ABC ? AC ? ABD (6) F6= AB ? CD ? ABC ? AD ? ABC (7) F7 = AC ? AB ? BCD ? BD ? ABD ? ABCD 解：过程略，结果如下： (1) F1 = AB ? C (2) F2 = A ? B (3) F3 = AB ? AC ? BC (4) F4 = A ? D (5) F5 = AB ? AC ? BD (6) F6 = A ? BC ? CD (7) F7 = A ? BD ? BD11【3-5】用卡诺图化简下列各式 (1) F1(A,B,C)=2 3? m(0,1,2,5,6,7) (2) F (A,B,C,D)= ? m(0,1,2,3,4,6,7,8,9,10,11,14) (3) F (A,B,C,D)= ? m(0,1,4,6,8,9,10,12,13,14,15)(4) F4 (A,B,C,D)= M 1 ? M 7 (5) F5 ( E, A, B, C, D) ? ? m(0,3,4,6,7,8,11,15,16,17,20,22,25,27,29,30,31)解：过程略，结果如下： (1) F1(A,B,C)= AB ? AC ? BC (2) F2(A,B,C,D)= AC ? AD ? B ? CD (3) F3(A,B,C,D)= AB ? BC ? AD ? BD (4) F4 (A,B,C,D)= A ? BC ? BC ? D (5) F5 (E,A,B,C,D)= EABC ? ABCD ? ACD ? EBCD ? EAD ?EAB ?ECDB 【3-6】用卡诺图化简下列带有约束条件的逻辑函数 (1) F2(A,B,C,D)= ? m(0,2,3,4,5,6,11,12) ? ? d (8,9,10,13,14,15)? F3 ? A ? C ? D ? ABC D ? ABCD (2) ? ? AB ? AC ? 0 ? ? 解：过程略，结果如下： (1) F2= BC ? BC ? D (2) F3 ? AD ? ACD ? BCD(或ABD)【3-7】列出逻辑函数 F ? A B ? ABC 的真值表。 解： A B C F 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 0 【3-8】写出下列函数的反函数 F ，并将其化成最简与或式。 (1) F1 ? ( A ? D )( B ? C ? D)( AB ? C ) (2) F2 ? ( A ? B )( BCD ? E )( B ? C ? E )(C ? A) (3) F3 ? A ? B ? C ? A D (4) F4 ? ( A ? B)C ? ( B ? C ) D 解：(1) F1 ? AD ? C (2) F2 ? AB ? A C ? E (3) F3 ? AB ? AC ? A D12(4) F4 ? BC ? C D ? ABD ? A B C 【3-9】用对偶规则，写出下列函数的对偶式 F ? ，再将 F ? 化为最简与或式。 (1) F1 ? AB ? B C ? A C (2) F2 ? A ? B C ? D (3) F3 ? ( A ? C )( B ? C ? D)( A ? B ? D) ? ABC (4) F4 ? ( A ? B )( A ? C)( B ? C)(C ? D) (5) F5 ? AB C ? CD ? BD ? C 解：题中各函数对偶函数的最简与或式如下： (1) F1? ? A BC ? AB C (2) F2? ? A B D ? A C D (3) F3? ? AC ? A BD (4) F4? ? A BC ? B C ? CD (5) F5? ? ABC D (6) F6? ? AB ? C ? D 【3-10】已知逻辑函数 F ? A ? B ? C , G=A⊙B⊙C，试用代数法证明： F ? G 。 解：证明如下：F ? A ? B ? C ? A ? B.C ? A ? B.C ? A ? B.C ? A ? B.C ? A ? B ? C ? G【3-11】证明下列逻辑式相等 AC ? B C ? A B ? A C ? BC ? AB 解：证明如下：A C ? BC ? AB ? A BC ? A BC ? ABC ? ABC ? ABC ? ABC ? AC ? BC ? AB【3-12】用卡诺图化简下列逻辑式，说明可能有几种最简结果。 F ? AB ? BC ? CD ? DA ? A C 解：四种：CD AB 00 00 01 11 10 1 1 1 01 1 1 1 1 1 11 1 1 10 1 1 1 1 CD A B 00 00 01 11 10 1 1 1 01 1 1 1 1 1 11 1 1 10 1 1 1 1F1 ? A B ? CD ? AC ? B DF2 ? AB ? CD ? A D ? BC13CD A B 00 00 01 11 10 1 1 101 1 1 1 111 1 110 1 1 1CD A B 00 00 01 11 10 1 1 101 1 1 1 111 1 110 1 1 11111F3 ? A B ? C D ? AD ? B CF4 ? AB ? C D ? A C ? BD【3-13】已知：Y1 = AB ? A C ? B D 、Y2 = AB C D ? A CD ? BCD ? B C ，用卡诺图分别求 出： (1) Y1 ? Y2 (2) Y1 ? Y2 (3) Y1 ? Y2 解：先画出 Y1 和 Y2 的卡诺图，根据与、或和异或运算规则直接画出 Y1 ? Y2 ， Y1 ? Y2 ，Y1 ? Y2 的卡诺图，再化简得到它们的逻辑表达式：CD A B 00 00 01 11 10 1 1 1 01 1 11 1 1 1 1 10 1 1 1CD A B 00 00 01 11 100111 1 1 110 1111Y1CD A B 00 00 01 11 10 1 01 11 1 1 1 1 10 1 CD A B 00 00 01 11 10 1 1 1 01 1 11 1 1 1 1 10 1 1 1 1Y2CD A B 00 00 01 11 10 1 1 01 1 1 1 1 11 10Y1 Y2Y1 + Y2Y1 + Y2Y1 ? Y2 = ABD ? ABC ? CD Y1 ? Y2 = AB ? C ? BD14Y1 ? Y2 = ABCD ? ABC ? BCD ? ACD15第 4 章门电路4.1 教学内容本章主要介绍了数字电路的基本逻辑单元——门电路。介绍了门电路中的二极管和 晶体管的开关特性，TTL 门电路和 CMOS 门电路的工作原理、逻辑功能和特性曲线。4.1.1 二极管和晶体管的开关特性一、半导体二极管的开关特性半导体二极管开关电路如图 4.1.1(a)所示，图中 VCC=5V，uI 为输入的数字信号。当 uI=UIH=5V 时， 二极管 VD 截止， 相当于开关断开， 输出高电平， uO=UOH=5V； 当 uI=UIL=0.3V 时，二极管 VD 导通，相当于开关合上，输出低电平，uO=UOL=1V。对应输入、输出波 形图如图 4.1.1(b)所示。uI UIH UILOtVC C R VD uI(a) 图 4.1.1 二极管的开关电路 (b) 波形图 (a) 电路图uO UOH UOLOuO(b)t二、双极型晶体管的开关特性双极型晶体管的开关电路如图 4.1.2(a)所示： (1) 当 uI 为低电平（0V 或反向电压）时，晶体管截止， 相当于集电极和发射极之 间断开。输出 uO 为高电平（VCC） 。 (2) uI 为高电平（5V）时，选择合适的电阻 Rb、Rc，可以使晶体管饱和，相当于集电 极和发射极之间短路，输出 uo=UCES 为低电平（ 0.3V ） 。此时的临界饱和集电极电流 VCC ? U CES VCC I CS VCC I CS ? ? ? ，临界饱和基极电流 I BS ? 。 Rc Rc ? ? ? Rc 当 iB=IBS 时，晶体管处于临界饱和状态，iB&IBS 时，晶体管处于饱和状态。 图 4.1.2(b)给出了理想情况下，在输入波形作用下的输出波形。16uI5VVCCRc Rb ? uI ?(a)OtVT? uO ?uO5V 0.3V Ot(b)图 4.1.2 双极型晶体管的开关电路 (a) 电路图 (b) 波形图因此，图 4.1.2(a)电路实现了非运算逻辑功能，相当于一个反相器。4.1.2 标准 TTL 与非门标准 TTL 与非门 CT7400 的电路如图 4.1.3 所示。 该电路是 4 个相同的 2 输入与非门。 电路由输入级、中间放大级和输出级（也称推拉式输出级或图腾输出级）组成。VCCR1VT1 B1R2 C2VT2R4VT3 VD 4A BC1E2 R3P(UO)VT5输入级中间级(a)输出级A B(b) 图 4.1.3 标准 TTL 与非门 (a) 电路图 (b) 逻辑符号P一、电路的逻辑功能1．开态 开态是指 VT5 管饱和导通时，电路所处的状态。 当所有输入端均为高电平时，VT1 管的基极电流将流向 VT2 。于是 VT2 和 VT5 管饱和导通，UB5?0.7V、UC2?1V，所以 VT3 和 VD4 管截止，输出为低电平。 2．关态 关态是指 VT5 管截止， 电路所处的状态。 当输入端中至少有一个为低电平时， IB1= IiL， VT1 管的 UB1?1V，VT2、VT5 管截止，VT3、VT4 管饱和导通，输出为高电平。17二、TTL 与非门的特性曲线1．电压传输特性曲线 uO=f (uI) 电压传输特性曲线描述了输出电压与输入电压的函数关系，如图 4.1.4 所示。 电压传输特性曲线可分为四个部分：AB 段（截止区，VT5 关态） 、BC 段（线性区） 、 CD 段（转折区）和 DE 段（饱和区，VT5 开态） 。 AB 段（截止区） ：当 0＜ui＜0.6V 时，VT1 饱和导通，VT2、VT5 截止，输出高电平 uo?3.6V。 BC 段（线性区） ：当 0.6V≤ui＜1.3V 时，由于输入的提高，输入低电平电流有一部 分开始流入 VT2 的基极，使 VT2 进入放大状态，但 IE2 在 R3 上的压降还不足以使 VT5 导 通。 ，从而 VT2、VT3、VD4 都处于放大状态，输出电压跟随输入电压。 CD 段（过渡区） ：当 1.3V≤ui＜1.4V 时，VT2 的导通较强时，VT5 也将开始导通，整 个门电路的晶体管均处于放大状态，输入的微小变化会引起输出较大的变化，因此 CD 段变化很陡。过渡区指 VT5 从导通到饱和之前的状态。 DE 段 （饱和区） ： VT5 进入饱和区， 相当输入高电平， 输出低电平。 输入电压 ui≥1.4V， 输出低电平 uo?0.3V。uO /V 43 2 1D E A B C.O1 UT2uI / V图 4.1.4 电压传输特性曲线2．输入特性曲线 iI =f (uI) 输入特性曲线描述了输入电流与输入电压的函数关系，如图 4.1.5 所示。iI / mA0.05 O -1.5 1 2uI /V图 4.1.5输入特性曲线当 uI=0V 时所对应的输入电流称为输入短路电流 IS。 当 uI&1.3V 时，iI 流入 VT1 管， 且 iI 约为 50μA，该电流称为反向漏电流 IR，它是输入端为高电平时从该输入端流入 VT1 管的电流。 3．输入负载特性曲线 uI =f (R) 在与非门输入端与地之间接入电阻 R ，与非门另一端接高电平。射极电流流过 R 时18产生的压降 uI 随电阻 R 变化的曲线称为输入端负载特性曲线，见图 4.1.6。uI /V 1.4 O123R /k?图 4.1.6 输入负载特性曲线当 R=0 时，该支路中的电流即为 IS，uI=0，输出高电平。 当 0 ? R ? Roff 时，与非门处于关态，相当于输入低电平，输出高电平。一般关门电 阻 Roff ? 1k? 。此时随输入电阻增加，输入电压不断升高。 当 Ri ? Ron 时， u i 不再增加， ui ? 1.4V ， VT2、VT5 饱和导通，与非门处于开态， 输出低电平。一般开门电阻 Ron≈2.5 k?。 当电阻 R=∞时，即输入端悬空时，电流从电源流出，通过电阻 R1 流向 VT2 和 VT5， VT2、VT5 饱和导通，与非门处于开态，输出低电平。VT1 基极被箝位在 2.1V，此时用万 用表测量 uI=1.4V。 4．输出低电平负载特性曲线 uOL =f (iOL) 输出低电平负载特性曲线也称灌电流负载特性曲线，如图 4.1.7 所示。在实际电路中 灌电流是由后面所接的逻辑门输入低电平电流汇集在一起而灌入前面逻辑门的输出端所 形成。 当 输 出 低电 平的 电 压值随 着 灌 电流 的增 加 而增加 到 输 出低 电平 最 大值时 ， 即 uOL=UOLMAX 时所对应的灌电流值定义为输出低电平电流的最大值 IOLMAX。输出低电平电 流与后级所接门的个数有关。uOL / V UOLMAX0.4 0. 3 0.2 0. 1 OI OLMAX51015iOL / mA图 4.1.7灌电流负载特性曲线5．输出高电平负载特性曲线 uOH =f (iOH) 输出高电平负载特性曲线也称拉电流负载特性曲线，如图 4.1.8 所示。在实际电路中 拉电流是前面门输出高电平时，从前面的逻辑门流向后面所接逻辑门输入端的电流。 随着拉电流的增加， 输出高电平下降， 当 uO=UOHMIN 时所对应的拉电流值大于 10mA， 但由于受到功耗的限制，通常最大负载电流 IOHMAX= -400μA，负号表示电流是从输出端 流出的。19uOH / V4 3 2 1O图 4.1.85 10 15iOH / mA拉电流负载特性曲线三、TTL 门电路的参数1．UOHMIN：输出高电平电压最小值，一般规定 UOHMIN=2.4V。 2．UOLMAX：输出低电平电压最大值，一般规定 UOLMAX=0.4V。 3．UT：阈值电压，一般指过渡区中点所对应的输入电压，对于中速系列 TTL 与非 门，UT =1.3~1.4V。 4．Uoff：关门电平，在电压传输特性曲线中，当输出高电平电压下降到 UOHMIN 时， 对应的输入电压称为关门电平。当 uI＜Uoff 时，门电路输出高电平，处于关态。 5．Uon：开门电平，在电压传输特性曲线中，当输出电压下降到 UOLMAX 时，对应的 输入电压称为开门电平。当 uI＞Uon 时，门电路输出低电平，处于开态。 6．UILMAX 和 UIHMIN：输入低电平最大值 UILMAX 和输入高电平最小值 UIHMIN。由于 Uoff 和 Uon 不便于测量，且具有分散性。通常用 UILMAX 和 UIHMIN 分别代替 Uoff 和 Uon。当 uI＜UILMAX 时，电路处于关态；当 uI＞UIHMIN 时，电路处于开态。中速系列 TTL 与非门 UILMAX= 0.8V，UIHMIN=2V。 7．噪声容限: 门电路允许的电压干扰范围称为噪声容限，包括低电平噪声容限 UNL 和高电平噪声容限 UNH。 UNL=UILMAX-UOLMAX UNH=UOHMIN-UIHMIN 8．扇出系数：不超过额定电流值的情况下，逻辑门电路输出端能够连接同种类型逻 辑门电路的个数，因此它是描述门电路带负载能力的参数。 低电平扇出系数计算式为： N O ? I OLMAX I ILMAX 高电平扇出系数计算式为： N O ? I OHMAXI IHMAX式中 IILMAX 为输入低电平电流最大值， 指输入端加 0.3V 电压对应的输入电流，IILMAX 与输入短路电流 IS 近似相等。IIHMAX 为输入高电平电流最大值，指输入端加 2.4V 电压对 应的输入电流。 9．静态功耗 PD： PD=0.5（ICCL+ICCH）VCC 其中， ICCL 为输出低电平电源电流；ICCH 为输出高电平电源电流。 10．时间参数 tPHL—输出电压从高电平变化到低电平相对于输入电压变化的延迟时间。 tPLH—输出电压从低电平变化到高电平相对于输入电压变化的延迟时间。 tpd —平均延迟时间，它是 tPHL 和 tPLH 的平均值。204.1.3 TTL 集电极开路门将 TTL 与非门中的 VT3、VD4 去掉，就得到集电极开路门，如图 4.1.9 所示。由于 VT5 的上拉部分 VT3、VD4 被移除，VT5 将不能得到高电平，为此 OC 门在工作时必须在 输出端与电源之间外接一个集电极电阻 Rc，这个电阻也称为上拉电阻。VCCR1 A B VT1 R3(a) 图 4.1.9 (a) 电路图 OC 与非门 (b) 逻辑符号R2 VT2Rc P VT5A B P( uo)(b)当 2 个 OC 门的输出端连接在一起，并接上拉电阻 Rc 时，可以实现―线与‖功能，如 图 4.1.10 所示。其输出表达式为P ? AB ? CD ? AB ? CD5V R1 A B VT1 R2ABRcCDVT1 VT2 VT5C DVT2 R3 VT5P ? A B ? CDG1G2图 4.1.10OC 门实现―线与‖4.1.4 三态门三态(TS)输出门与一般门电路不同，它的输出端除了可以出现高电平、低电平外，还 可以出现第三种状态—高阻态。 三态门的逻辑符号如图 4.1.11 所示。ENA BP图 4.1.11三态与非门逻辑符号当 EN =0 时， P ? AB 。当 EN =1 时，电路处于高阻状态。 三态门有十分广泛的用途，主要有数据的双向传输和通过总线进行数据传输。图 4.1.12(a) 是数据双向传输的电路图。当控制端 C=0 时，三态门 G1 工作，G2 高阻，数据 由 A 传输到 B；当 C=1 时，G2 工作，G1 高阻，数据由 B 传输到 A。21三态门可以挂接在一组总线（BUS）上，来实现不同数字器件之间的数据传输。如 图 4.1.12(b)所示，若干个三态门挂在同一条传输线上，通过对各门使能端的控制，使其 中一个门工作，其余的门不工作，且对总线呈现高阻状态，这样工作的门就可以向总线 传输数据。这样一来，通过控制三态门的使能端就可以分时地将数据传输到总线上。G1 A B数据总线 G1 G2 G3 至接收端C(a)G2A1 B1 C1A2 B2 C2A3 B3 C3(a)(b) 图 4.1.12 三态门的应用 数据的双向传输 (b) 数据的总线传输4.1.5 CMOS 门电路一、MOS 管的开关电路MOS 管的开关电路如图 4.1.13 所示。VDDRDuO uIVTN图 4.1.13 MOS 管的开关电路当 UI 小于 UT 时，MOS 管截止，相当于开关断开，输出高电平。 当 UI 大于 UT 时，MOS 管导通，uO≈0，相当于开关闭合，输出低电平。 二、CMOS 反相器 CMOS 反相器是由 NMOS 管和 PMOS 管组成， 电路结构如图 4.1.14 所示。 两个漏极 连在一起作为反相器的输出端，两个栅极连在一起作为反相器的输入端。PMOS 管的源 极接电源正极；NMOS 管的源极接地。要求电源电压大于两个管子的开启电压的绝对值 之和。即：VDD＞|UTP|+|UTN|。22VDDVTPuIuOVTN图 4.1.14CMOS 反相器当输入高电平（VDD）时，VTN 导通，VTp 截止，输出为低电平（L） ；当输入低电平 （0V）时，VTp 导通，VTN 截止，输出为高电平（H） 。所以，该电路是一个反相器。 CMOS 反相器的电压传输特性如图 4.1.15 所示。CMOS 反相器的电压传输特性曲线 具有如下特点： (1) 阈值电压 UT≈VDD /2。 (2) UOH≈VDD，UOL≈0（V） 。在相同的供电电压下，CMOS 门的高电平大于 TTL 门的 高电平值；CMOS 门的低电平小于 TTL 门的低电平。 (3) CMOS 门 噪 声 容 限 大 于 TTL 门 的 噪 声 容 限 。 低 电 平 噪 声 容 限 UNL=UILmax-UOLmax≈VDD /2； 高电平噪声容限 UNL=UoHmin-UiHmin≈VDD/2。 因此 CMOS 逻辑电 路的抗干扰能力比 TTL 逻辑电路强。uo /V5VCC ?VDD ? 5 V4 3 2 1 O 1 2 3 4 5TTLCMOSuI/V图 4.1.15CMOS 反相器的电压传输特性三、CMOS 传输门将 NMOS 管和 PMOS 管并联在一起可以构成 CMOS 传输门， 电路和符号如图 4.1.16(a) 和(b)所示。两个管的源极相接，作为输入端 u I ，两个管的漏极相接，作为输出端 uO 。两 管的栅极作为控制端，分别接一对互为反相的控制电压 C 和 C ，可以控制传输门导通或 关断。由于 MOS 管的结构对称，源极和漏极可以互换，电流可以从两个方向流通，所以 传输门的输入端和输出端可以对换，即 CMOS 传输门可以双向传输，所以 CMOS 传输门 也称为双向开关。CMOS 传输门具有很低的导通电阻 (几百 Ω)和很高的截止电阻 (大于 107Ω)，接近于理想开关。23C VTPuIVTN C(a)VDD uO u IC TG CuOuIC(c) (c)uO(a) CMOS 传输门(b) 图 4.1.16 CMOS 传输门 (b) 逻辑符号功能示意图CMOS 传 输 门 两 个 管 的 开 启 电 压 绝 对 值 之 和 要 小 于 等 于 电 源 电 压 ， 即 VDD ? UTP ? UTN ，输入电压 0 ? uI ? VDD 。 CMOS 传输门的导通与截止取决于控制端电平。当 C 端为―1‖和 C 端为―0‖时，传输 门导通；C 端为―0‖和 C 端为―1‖时，传输门截止。4.2 学习要求1．掌握半导体二极管和双极型晶体管门电路的工作原理； 2．掌握 TTL 与非门的电路结构、工作原理是什么、外特性和主要参数； 3．掌握集电极开路门和三态输出门的原理及应用； 4．掌握 CMOS 门电路的结构、工作原理和外特性； 5．掌握 CMOS 传输门的应用。4.3 课后习题及解答习CMOSA10k? (a)题A B【4-1】电路如图 P4.1(a)～(f)所示，试写出其逻辑函数的表达式。TTLF1 A B100 ?CMOSF351 ?F2(b)(c)A BTTLF4100k ?A BCMOSF510k?TTLA B100k ?F6(d)(e)(f)图 P4.1解：24(a) F 1 ? A (d) F4 ? A ? B(b) F2 ? 1 (e) F5 ? 1(c) F3 ? A ? B (f) F6 ? B【4-2】图 P4.2 中各电路中凡是能实现非功能的要打―√‖，否则打―×‖。图(a)为 TTL 门电 路，图(b)为 CMOS 门电路。A 5V A100 ? 1M1AAA(a)1A1MΩAVDDABATG(b) 图 P4.2解：(a) 对、对、对、错、错 (b) 错、错、错、错 【4-3】要实现图 P4.3 中各 TTL 门电路输出端所示的逻辑关系，各门电路的接法是否正 确？如不正确，请予更正。A B C A B B C C D (a) B A B (b) F ? A X ?B X100kΩF ? AB ? CDF ?A1(c)F ? ABX A(d)图 P4.3解：(a)不正确，修改后如图 A4.3(a)所示。25(b)不正确，修改后如图 A4.3(b)所示。 (c)正确。 (d)不正确，将 100kΩ 改为 100Ω。VC C RA B C F? A B(a) 图 A4.3A B CF ? AB ? CDC D(b)【4-4】TTL 三态门电路如图 P4.4(a)所示，在图(b)所示输入波形的情况下，画出 F 端的 波形。A B C FA B C(a) 图 P4.4 (b)解：当 C ? 1 时， F ? AB ；当 C ? 0 时， F ? A B ? A ? B 。于是， F ? ABC ? ( A ? B)C ，波形如图 A4.4 所示。A B C F图 A4.4【4-5】 图 P4.5 所示电路中 G1 为 TTL 三态门， G2 为 TTL 与非门， 万用表的内阻 20kΩ/V， 量程 5V，TTL 与非门 UOH=3V，UOL=0.3V。当 C=1 或 C=0 以及 S 通或断等不同情况下， uO1 和 uO2 的电位各是多少？请填入表中，如果 G2 的悬空的输入端改接至 0.3V，上述结 果将有何变化？26C0uO1 SG1 V G2uO2图 P4.5C 1 1 0 0S通 uO1= uO2= uO1= uO2=表 A4.1 C 1 1 0 0 S通 UO1 =1.4V UO2 =0.3V UO1 =3.6V UO2 =0.3VS断 uO1= uO2= uO1= uO2=解：G2 有一输入端悬空，结果如表 A4.1 所示。S断 UO1 =0V UO2 =0.3V UO1 =3.6V UO2 =0.3VG2 悬空的输入端接至 0.3V，结果如表 A4.2 所示。表 A4.2C 1 1 0 0S通 UO1 =0.3V UO2 =3.6V UO1 =3.6V UO2 =3.6VS断 UO1 =0V UO2 =3.6V UO1 =3.6V UO2 =3.6V【4-6】图 P4.6(a)所示电路，G1 为 TTL 三态门，G2 为 TTL 与非门，图(b)为其电压传输特 性及输入负载特性。万用表的内阻 20k?／V，量程为 5V。当 C=0 和 C=1 时，试分别说 明在下列情况下，万用表的读数？输出电压 uO 各为多少伏？ 1．悬空。 2．波段开关 S 接到①端。 3．波段开关 S 接到②端。 4．波段开关 S 接到③端。 5．波段开关 S 接到④端。27Cuo /VS①3.2Vuo③R3.6 2.4 1.4 OuI /V②0.2V④RG1VG20.3 O1 2 3100Ω 10kΩu I /VR i /k?(a) 图 P4.6(b)解： 由图知，G2 门的一个输入端接入电压表，内阻为 20k?／V 大于开门电阻 Ron，因此 该端相当接入高电平。其解答见表 A4.3 所示。解答 问题 1.G1 悬空 2. 波段开关 S 接到①端 3. 波段开关 S 接到②端 4. 波段开关 S 接到③端 5. 波段开关 S 接到④端 表 A4.3 C=0 C=1 uO 万用表的读数 uO万用表的读数 0.3 V 0.3 V 1.4 V 1.4 V 0.3 V3.6 V 3.6 V 0.3 V 0.3 V 3.6 V1.4 V 1.4 V 1.4 V 1.4 V 1.4 V0.3 V 0.3 V 0.3 V 0.3 V 0.3 V【4-7】已知 TTL 逻辑门 UOH=3V，UOL=0.3V，阈值电平 UT=1.4V，试求图 P4.7 电路中各 电压表的读数。3.6 V0. 3 V 3. 6 VV1V2V33. 6 V 3. 6 VV4V5图 P4.7解： 电压表读数 V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。 【4-8】如图 P4.8(a)所示 CMOS 电路，已知各输入波形 A、B、C 如图(b)所示，R=10k?，28请画出 F 端的波形。A FA B CB CR(a) 图 P4.8(b)解： 当 C=0 时， 输出端逻辑表达式为 F= A ? B ； 当 C=1 时， F=A， 即， F = A ? B C + A C。 波形如图 A4.8 所示。A B C F图 A4.8【4-9】由 CMOS 传输门和反相器构成的电路如图 P4.9(a)所示，试画出在图(b)波形作用 下的输出 uO 的波形（uI1=10V uI2=5V）Cu I1 uo 10V O uI2 uO TGTGtC(a) 图 P4.9O(b)t解：29输出波形如图 A4.9 所示。C10V0tuo10V 5V 0t图 A4.930第 5 章 组合逻辑电路5.1 教学内容本章的教学内容包括组合逻辑电路的分析和设计方法，常用中规模组合逻辑器件的 工作原理及其应用电路，包括加法器、译码器、编码器、数据选择器、数码比较器等。5.1.1 组合逻辑电路的分析和设计方法组合逻辑电路的定义是，逻辑电路任一时刻的输出仅由该时刻的输入所决定。这种 逻辑电路的结构特点是：在电路内部没有记忆单元，也不存在信号的反向传输途径(反馈 线)。一、组合逻辑电路的分析组合逻辑电路的分析，就是已知逻辑图，说明电路的逻辑功能或研究电路的工作特 性。组合逻辑电路的分析步骤如下： 1．判断已知逻辑电路的性质。组合逻辑电路仅由逻辑门构成，信号从电路的输入侧 向输出侧单方向传输，不存在反馈。 2．写出电路的逻辑函数表达式。根据逻辑电路图，从电路的输入级到输出级，逐级 写出输出逻辑表达式，并最终得到描述电路输出与输入变量之间逻辑关系的函数式。 3．对逻辑函数表达式进行适当的化简或变换。如果电路结构复杂，则有必要用代数 法或卡诺图法对表达式进行化简，以使逻辑关系变得清晰。 4． 列出真值表。 5． 根据真值表，说明电路的逻辑功能。二、组合逻辑电路的设计组合逻辑电路的设计，就是根据给出的实际逻辑问题，设计出能实现这一逻辑功能 的组合逻辑电路，组合逻辑电路设计步骤如下： 1. 根据已知的实际问题进行逻辑抽象，确定输入、输出变量，并进行逻辑赋值。 2. 根据给定的逻辑要求，列出真值表。列真值表时，不仅要将输入变量的所有取值 组合一一列出，还要注意约束项的问题。 3. 写出逻辑函数表达式，并根据设计要求进行函数化简和变换。 4. 选择合适的器件，画出逻辑电路图。5.1.2 常用组合逻辑器件一、加法器实现 2 个一位二进制数的加法运算，并输出和与进位信号的逻辑电路，称为半加器 (half adder)。半加器的逻辑符号见图 5.1.1。31A0 B0ΣS0 C0A0 B0 C0 S0图 5.1.1 半加器的逻辑符号半加器的输出逻辑函数表达式为? S0 ? A0 B0 ? A0 B0 ? A0 ? B0 ? ?C0 ? A0 B0能实现 3 个一位二进制数加法运算的电路，称为全加器(full adder)。全加器的逻辑符 号见图 5.1.2。Ai Bi Ci-1ΣSi Ci图 5.1.2Ai Bi Ci-1 Ci Si全加器的逻辑符号全加器的输出逻辑函数表达式为? Si ? Ai ? Bi ? Ci-1 ? ?Ci ? Ai Bi ? ( Ai ? Bi )Ci-1中规模集成四位加法器 74LS283 可以实现 2 个四位二进制数的加法运算，它是由 4 个超前进位全加器构成。74LS283 的内部电路结构如图 5.1.3 所示，引脚定义如图 5.1.4 所示。图中 A3、A2、A1、A0 和 B3、B2、B1、B0 为被加数和加数，S3、S2、S1、S0 为加法 运算的和，C0 为来自低位的进位信号，C4 是向高位输出的进位。S3 C3 S A3 B3图5.1.3S2 S A2 B2S1 S A1 B1S0 S A0 B0 C-1C2C1C0四位全加器的逻辑框图10 13 1 4S39S2S1S0 C02 6 7C412 14 374LS2835 11 15A3 A2 A1 A0 B3 B2 B1 B0图5.1.4 74LS283的逻辑符号图 32四位二进制加法器 74LS283 除可以完成四位二进制加法运算之外，还可以进行码制 的转换，如将 BCD8421 码转换为余三码，将 BCD8421 码转换为 BCD5421 码等。二、编码器将二进制数的 0 和 1 按一定规则编辑组成代码，用于表示某个特定对象的过程，称 为二进制编码。实现编码操作的逻辑电路称为编码器。编码器是一个多输入、多输出的 组合逻辑电路，常用的编码器有二进制码编码器、优先编码器等。 1．二进制编码器 n 位二进制代码最多可以表示 2n 个事件，因而为 2n 个对象进行编码操作的逻辑电路 称为 2n-n 线二进制编码器。这种编码器有 2n 个输入信号，n 个输出信号。二进制编码器 的输入信号在任意时刻只有一个有效，即只允许一个输入为 1，其余输入为 0；或者只允 许有一个输入为 0，其余为 1。如果同时输入多个有效信号，则编码器的输出无效，不能 进行正确地编码操作。 2．优先编码器 优先编码器(priority encoder)是一种只为优先级最高的输入信号进行编码操作的逻辑 电路。在设计这种编码器时，首先要确定输入信号的高低级别，在有多个信号同时输入 时，优先为高级信号进行编码操作。因此优先编码器对输入信号没有约束，允许多个信 号同时输入。优先编码器的电路结构比二进制编码器复杂，但是这种编码器可以减少编 码输入信号中出现干扰或误动作所造成的差错。 3．集成优先编码器 8-3 线中规模优先编码器 74LS148 的引脚定义见图 5.1.5。74LS148 的输入和输出信 号均为低电平有效， 其中 I 0 ~ I 7 为十进制输入端；QC QB QA 为三位二进制码输出。 74LS148GS 的 3 个功能引脚主要用于扩展编码器的输入端： EI 为使能输入端； EO 为使能输出端； 为组信号输出端。15 6 7 9 14EOQC QB Q A 74LS148GSI0 I1 I2 I3 I4 I5 I6 I7 EI10 11 12 13 1 2 3 4 5图 5.1.5 8-3 线编码器 74LS148 的引脚图三、译码器译码器(Decoder)是将输入的二进制编码信号转换成相应的输出信号。译码器包括二 进制译码器、代码转换译码器和显示译码器。 1．二进制译码器 二进制译码器又称为最小项译码器、n线/N线译码器、N中取一译码器。n代表二进制 码的位数，N=2n。 3 线/8 线译码器 74LS138 的逻辑符号如图 5.1.6 所示。图中， B2B1B0 是三位二进制33码输入端，B2 是输入数码的最高有效位(MSB)，B0 是输入数码的最低有效位(LSB)；使能 端 E3 、 E1 和 E2 代表 74LS138 的有效使能电平为[100]；输出端从 Y0 到 Y0 ，共 8 个输出， 输出低电平有效。1 2 36 4 5Y0 Y1 Y2 Y3 74LS138 Y 4 Y5 E3 Y6 E1 Y7 E2 B0 B1 B2BIN/OCT15 14 13 12 11 10 9 7图 5.1.6 3 线/8 线译码器的逻辑符号与引脚图最小项译码器 74LS138 的输出是最小项的反，可表示为 Y i ? mi ，在译码状态下 74LS138 的 8 个输出中只有 1 个为―0‖，其余为―1‖。体现了最小项译码器 N 中取一的取 值特点。利用此特点集成译码器常用于微处理器电路的地址译码，用于标识所有外围设 备和存储单元的地址。 二进制译码器的每一个输出端都对应一个逻辑函数的最小项，并且任意一个逻辑函 数都可以转换成与或标准式。因此，可以用译码器和多个门电路来实现多输入多输出组 合逻辑函数的设计。 2．显示译码器 (1) LED 显示器件 LED 是 Light Emitting Diode 的缩写，是由发光二极管构成的显示器件。LED 显示器 件有共阴极和共阳极两类，常用的 7 段 LED 显示器件(也称 7 段数码管)如图 5.1.7 所示。 由 7 个发光二极管组成 a~g 共 7 个笔划段，驱动不同的笔划段发光，可以显示出―0~9‖的 数字字型，标识为 dp 的笔划段用于显示小数点。图 5.1.7 (a)是共阳极 7 段 LED，使用时 其公共端接正电源，a~g 7 个笔划段的输入低电平有效；图 5.1.7 (b)是共阴极 7 段 LED， 使用时其公共端接地，a~g 7 个笔划段的输入高电平有效。图 5.1.7 (c)为常用的 7 段 LED 数码管的引脚图。(+) com a b c d e f g dp g f com a bf e a b c d e f g dp com (-)a g db c dpe d c dp com(a)(b) 图 5.1.7 7 段 LED 显示器件 (a) 共阳极型显示器 (b) 共阴极型显示器 34 (c)引脚图(c)(2) 中规模显示译码器 显示译码器是将一种编码转换为十进制码或特定编码(例如驱动数码管的 7 段码)， 并 通过显示器件将译码器的输出状态显示出来的电路。 驱动 LED 和 LCD 的显示译码器有多种集成产品。常用的 7 段 LED 中规模显示译码 器可以将输入的 BCD 码转换为 7 段码， 驱动 7 个独立的笔划段排列构成十进制数字 0~9。 这种显示译码器按不同的驱动方式，分为两大类：一是驱动共阴极 LED 的显示译码器， 输出高电平有效，如 74LS48 等；二是驱动共阳极 LED 的显示译码器，输出低电平有效， 如 74LS47 等。74LS47 的逻辑符号与引脚编号见图 5.1.8(a)，与共阳极 LED 的显示驱动 电路见图 5.1.8 (b)。BI / RBO 4 RBI 5 LT 3 7 1 2 6 BIN / 7-SEG a b c d e f g+VCCA B C D13 12 11 10 9 15 14BI / RBO RBI LT A B C DBIN / 7-SEG a b c d e f g300??7 f e a g d b c dp(a) (a) 74LS47 的逻辑符号与引脚编号(b) (b) 共阳极 LED 的显示驱动电路图 5.1.8 74LS47 的逻辑符号与 LED 显示驱动电路四、数据选择器数据选择器(data-multiplexer)也称多路选择器，其逻辑功能是在选择信号的控制下， 从多路输入数据中选择一路输出到公共数据线上。常用的中规模数据选择器有四 2 选 1 数据选择器 74LS157、双 4 选 1 数据选择器 74LS153、8 选 1 数据选择器 74LS151 等。 74LS153 芯片内部包含 2 个相同的 4 选 1 数据选择器，其逻辑符号及引脚编号如图 5.1.9(a)所示， Y 为数据输出，D0、D1、D2、D3 为数据输入， EN 1 、 EN 2 为使能端、低 电平有效，A1、A0 为选择变量。A1 为选择变量的高位，A0 为选择变量的低位。选择变量 A1、A0 为 2 个 4 选 1 数据选择器所共用。7 1Y 1D 9 2Y MUX 74LS153Y 5 6 MUX 74LS151 9 A 10 2 A 11 1 A0 EN Y2 A 14 1 A02DEN1 D0 D1 D2 D3 EN2 D0 D1 D2 D3 1 6 5 4 3 15 10 11 12 13 EN1 EN2D0 D1 D2 D3 D4 D5 D6 D7 7 4 3 2 1 15 14 13 12 EN(a) 图 5.1.9 中规模数据选择器的逻辑符号及引脚图 35(b)(a) 74LS153 的逻辑符号及引脚编号(b) 74LS151 的逻辑符号及引脚编号4 选 1 数据选择器的输出逻辑表达式为Y ? EN ( A1 A0 D0 ? A1 A0 D1 ? A1 A0 D2 ? A1 A0 D3 ) Y ? EN ? ? mi Dii ?0 3(5.1.1)式中 mi( i = 0,1,2,3)为选择变量 A1 和 A0 的最小项。 当 EN ? 1 时，输出 Y = 0。当 EN ? 0 时，数据选择器根据不同的选择变量输入，选择 一路数据输入信号传送到输出端。若 A1A0 = 00，则 MUX 的输出 Y =D0；A1A0 = 01 时， Y =D1；A1A0 = 10 时，Y =D2；A1A0 = 11 时，Y =D3。 74LS151 有 3 个选择变量和 8 个输入数据， 其逻辑符号及引脚编号如图 5.1.9(b)所示。 8 选 1 数据选择器的输出逻辑表达式为Y ? EN ? ? mi Dii ?0 7(5.1.2)式中 mi( i = 0~7)为选择变量 A2、A1 和 A0 的最小项。 当 EN ? 0 时，数据选择器的输出逻辑函数式的通式为Y ? ? Di mii ?0N ?1(5.1.3)由（5.1.3）式可知，数据选择器的输出可以用 Di 控制 mi 的出现，因此可以用数据选 择器实现任意组合逻辑函数的设计。五、数码比较器数码比较器是一种对 2 个 n 位二进制码 A 和 B 进行比较的多输入多输出的组合逻辑 电路，比较的结果从 3 个输出端 YA=B、YA＞B、YA＜B 输出。 比较单元电路可进行 2 个一位二进制码的比较运算。 输出逻辑函数表达式为?YA? B ? AB ? ?YA ? B ? AB ?Y ? A ? B ? A? B(5.1.4)当输入数据 A 和 B 相等时，电路输出 YA＜B YA=BYA＞B = 010；当 A 大于 B 时，输出 YA ＜B YA=BYA＞B = 001；当 A 小于 B 时，输出 YA＜B YA=BYA＞B = 100。3 个输出端用高电平输出 信号表示运算结果。 四位二进制码比较器由比较单元电路构成，74LS85 是中规模四位二进制码比较器， 可以对四位二进制码 A3A2A1A0 和 B3B2B1B0 进行比较， 其逻辑符号和引脚编号见图 5.1.10。 74LS85 增加了 3 个串联输入端 ( A ? B )i 、( A ? B )i 和 ( A ? B )i ，用于表示来自低位比较器的 比较结果。36A3 A2 A1 A0 (A&B)i (A=B)i (A&B)i B3 B2 B1 B015 13 12 10 2 3 4 1 14 11 93 COMP~0 & = & 3A&B A=B A&B7 6 5YA&B YA=B YA&B图 5.1.1074LS85 的逻辑符号与引脚图六、竞争与冒险如果一个数字电路从一个稳定状态转换到另一个稳定状态时，其中某个门电路的两 个输入信号同时向相反方向变化，称该电路存在竞争。当考虑了门电路的延迟后，同一 个门的两个输入端同时向相反的方向变化，此时数字电路中可能出现非预期信号的现象， 也就是在某瞬间电路中出现的违背真值表规定的逻辑电平的情况，这就称为冒险。竞争 的结果不一定都产生冒险，只是有可能产生冒险，竞争的结果产生冒险时称为竞争冒险。 产生冒险的原因，第一是门电路存在延迟，第二是信号间的竞争。 冒险分为―0‖态冒险和―1‖态冒险。竞争冒险的判别式分别为： ―0‖态冒险： P ? A ? A ―1‖态冒险： P 4 ? AA 消除竞争冒险的方法有： 1． 修改逻辑设计，增加冗余项以消除竞争冒险； 2． 接滤波电容器，削弱尖峰脉冲幅度； 3． 接入选通脉冲，控制输出级门电路，避免出现尖峰脉冲。5.2 学习要求1. 掌握组合逻辑电路的逻辑功能和电路结构特点； 2. 掌握组合逻辑电路的基本分析方法和基本设计方法； 3. 掌握集成组合逻辑器件（加法器 74LS283 、编码器 74LS148 、最小项译码器 74LS138、显示译码器 74LS47、数据选择器 74LS153、74LS151、比较器 74LS85）的原 理及逻辑功能，集成组合逻辑器件的应用：包括用 74LS283 实现代码转换，用 74LS138， 74LS153，74LS151 实现任意组合逻辑函数，74LS138，74LS153，74LS85 的级联； 4. 掌握竞争冒险的概念及消除方法。5.3 课后习题及解答【5-1】分析图 P5.1 所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其 逻辑功能。A B C37~0Y图 P5.1解：Y ? ABC ? ABC ? ABC ? ABC ? ? m(0,3,5, 6) ? A ? B ? C【5-2】逻辑电路如图 P5.2 所示： 1．写出 S、C、P、L 的函数表达式； 2．当取 S 和 C 作为电路的输出时，此电路的逻辑功能是什么？X S Y Z C P L图 P5.2解： 1. S ? X ? Y ? ZC ? X (Y ? Z ) ? YZ ? XY ? XZ ? YZP ?Y ?ZL=YZ 2. 当取 S 和 C 作为电路的输出时，此电路为全加器。 【5-3】图 P5.3 是由 3 线/8 线译码器 74LS138 和与非门构成的电路，试写出 P1 和 P2 的表 达式，列出真值表，说明其逻辑功能。YC B A Y0 Y1 Y2 Y3 74LS138 Y4 Y5 E3 Y6 E1 Y7 E2 B0 B1 B2 BIN/OCT P1YG1 G0 AP2A2 A1 A0 ENMUX 74LS151 D0 D1 D2 D3 D4 D5 D6 D7 &1&1 0 0B图 P5.3图 P5.4解：P 1 ? ? m(0,7) ? ABC ? ABC P 2 ? AB ? BC ? AC 2 ? ? m(1,2,3,4,5,6) ? AB ? BC ? AC 或 P【5-4】图 P5.4 是由 8 选 1 数据选择器构成的电路，试写出当 G1G0 为各种不同的取值时38的输出 Y 的表达式。 解： 结果如表 A5.4 所示。表 A5.4 G1 0 0 1 1 G0 0 1 0 1 Y AA? BABA? B【5-5】用与非门实现下列逻辑关系，要求电路最简。?P 1 ? ? m(11,12,13,14,15) ? ? ? P2 ? ? m(3,7,11,12,13,15) ? ? ? P3 ? ? m(3,7,12,13,14,15)解： 卡诺图化简如图 A5.5 所示。图 A5.5P ? ACD 1 ? ABP 2 ? ABC ? ACD ? ACDP3 ? AB ? ACD将上述函数表达式转换为与非式，可用与非门实现，图略。 【5-6】某水仓装有大小两台水泵排水，如图 P5.6 所示。试设计一个水泵启动、停止逻辑 控制电路。具体要求是当水位在 H 以上时，大小水泵同时开动；水位在 H、M 之间时， 只开大泵；水位在 M、L 之间时，只开小泵；水位在 L 以下时，停止排水。 （列出真值表， 写出与或非型表达式，用与或非门实现，注意约束项的使用）M1 M2 H M L39图 P5.6解： 1. 真值表如表 A5.6 所示；表 A5.6 H 0 0 0 0 1 1 1 1 M L 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 F2 0 0 F1 0 1× × 1 0× × × × × × 1 12. 卡诺图化简如图 A5.6 所示；图 A5.63. 表达式为? ? F2 ? M ? ? ? F1 ? ML ? H ? MH ? LH或按虚线框化简可得 F1 ? HM ? L 。图略。 【5-7】仿照全加器设计一个全减器，实现 3 个一位二进制数码的减法运算。设被减数 A， 减数 B，低位借位信号 J0，差 D，向高位的借位 J，要求： 1. 列出真值表，写出 D、J 的表达式； 2. 用二输入与非门实现； 3. 用最小项译码器 74LS138 实现； 4. 用双 4 选 1 数据选择器实现。 解： 1. 设被减数为 A，减数为 B，低位借位为 J0，差为 D，借位为 J。列真值表如表 A5.7 所示。表 A5.7 A B 40 J0 D J0 0 0 0 1 1 1 10 0 1 1 0 0 1 10 1 0 1 0 1 0 10 1 1 0 1 0 0 10 1 1 1 0 0 0 1化简可得? ? D( A, B, J 0 ) ? ? m(1, 2, 4,7) ? A ? B ? J 0 ? ? ? J ( A, B, J 0 ) ? ? m(1, 2,3,7) ? A ? B ? J 0 ? AB2. 用二输入与非门实现的逻辑图见图 A5.7(a)。 3. 用 74LS138 实现的逻辑图见图 A5.7(b)。 4. 用双四选一数据选择器实现的逻辑图见图 A5.7(c)。A B J0(a)D JBIN/OCT J0 B A 0 1 2&1& & EN0 1 2 3 4 5 6 7D D A B 1 0 G 0 3 MUX 74LS153J1D2DEN1 0 1 2 3 EN2 0 1 2 3 J J0 &1&(b) 图 A5.7(c)【5-8】设计一组合数字电路，输入为四位二进制码 B3B2B1B0，当 B3B2B1B0 是 BCD8421 码时输出 Y=1； 否则 Y=0。 要求列出真值表， 写出与或非型表达式， 用集电极开路门实现。 解： 1. 根据题意直接填写函数卡诺图，如图 A5.8(a)所示。化简为 0 的最小项，可得输出41Y 的与或非式Y ? B3 B2 ? B3 B12. 用集电极开路门实现的逻辑图见图 A5.8(b)。(a) 图 A5.8(b)【5-9】设计一显示译码器，输入 3 个变量，输出控制共阳极数码管显示 6 个字形，字形 从 0~9 及 A~Z 中任选，要求用与非门实现。 解： 略。 【5-10】试用最小项译码器 74LS138 和和一片 74LS00 实现逻辑函数：? 1 ( A, B) ? ? m(0,3) ?P ? ? ? P2 ( A, B) ? ? m(1,2,3)解： 本题有多种答案，答案之一如图 A5.10 所示，其余答案请同学自行设计。BIN/OCT B A 0 1 2 0 1 2 3 4 5 6 7 P2 P1&1& & EN图 A5.10【5-11】试用集成四位全加器 74LS283 和二输入与非门实现 BCD8421 码到 BCD5421 码 的转换。 解：42将 BCD8421 码转换为 BCD5421 码时，则前五个数码不需改变，后五个数码需要加 3，如表 A5.11 所示。表 A5.11 被加数(BCD8421) A3 2加数 A0 3和(BCD5421) B B0 3A1AB2B1S2S1S0S0 0 0 0 0 0 0 0 1 10 0 0 0 1 1 1 1 0 00 0 1 1 0 0 1 1 0 00 1 0 1 0 1 0 1 0 10 0 0 0 0 0 0 0 0 00 0 0 0 0 0 0 0 0 00 0 0 0 0 1 1 1 1 10 0 0 0 0 1 1 1 1 10 0 0 0 0 1 1 1 1 10 0 0 0 1 0 0 0 0 10 0 1 1 0 0 0 1 1 00 1 0 1 0 0 1 0 1 0由表可得 74LS283 的加数低两位的卡诺图，见图 A5.11(a)所示。设 BCD8421 码输入 为 DCBA，则化简可得B1 = B0 = D+CB+CA= D ? CB ? CA用 74LS283 和二输入与非门实现的逻辑图见图 A5.11(b)。(a) 图 A5.11(b)【5-12】设计一个多功能组合数字电路，实现表 P5.1 所示逻辑功能。表中 C1，C0 为功能43选择输入信号；A、B 为输入变量；F 为输出。 1. 列出真值表，写出 F 的表达式； 2. 用 8 选 1 数据选择器和门电路实现。表 P5.1 C1 0 0 1 1 C0 0 1 0 1 F A+B ABA? BA? B解： 1. 输出 F 的表达式为F ? C0 AB ? C0 AB ? C1 AB ? C0 AB ? C1C0 AB2. 用八选一数据选择器和门电路实现逻辑图如图 A5.12 所示。图中 D0=D3=D4=D7=B；D1=1；D2=0；D5=D6= BF C1 C0 AF2 MUX 0 1 G 74LS151 7 0 EN 0 1 2 3 4 5 6 7 &1& B图 A5.12【5-13】电路如图 P5.13(a)所示。 1. 写出 L，Q，G 的表达式，列出真值表，说明它完成什么逻辑功能。 2. 用图 P5.13(a)、(b)所示电路构成五位数码比较器。44L A B Q GYA&B YA=B YA&B (A&B)i (A=B)i 74LS85 (A&B)i A3 A2 A1 A0 B3 B2 B1 B0(a) 图 P5.13(b)解： 1. 输出函数表达式为L ? ABG ? ABQ? AB ? AB该电路为一位数码比较器。 2. 将一位数码比较器的输出 L、Q、G 接到 74LS85 的串行输入端即可。 【5-14】某汽车驾驶员培训班进行结业考试，有三名评判员，其中 A 为主评判员，B 和 C 为副评判员。在评判时，按照少数服从多数的原则，并且主评判员认为合格，方可通过。 要求用与非门组成的逻辑电路实现此评判规定。 解： 设合格为―1‖，通过为―1‖；反之为―0‖。根据题意，列真值表见表 A5.14。表 A5.14 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 F 0 0 0 0 0 1 1 1化简可得F ? AB ? AC ? AB.AC【5-15】某同学参加四门课程考试，规定如下：课程 A 及格得 1 分；课程 B 及格得 2 分； 课程 C 及格得 4 分；课程 D 及格得 5 分；各课程不及格得 0 分。若总得分 8 分以上（含 8 分）就可结业。要求用与非门组成的逻辑电路实现上述逻辑功能的判断。 解： 设及格为―1‖，结业为―1‖；反之为―0‖。根据题意，列真值表见表 A5.15。表 A5.15 A B 45 C D L0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 10 0 0 0 1 1 1 1 0 0 0 0 1 1 1 10 0 1 1 0 0 1 1 0 0 1 1 0 0 1 10 1 0 1 0 1 0 1 0 1 0 1 0 1 0 10 0 0 1 0 0 0 1 0 0 0 1 0 1 0 1化简可得F ? ACD ? BCD ? ABCD ? ABCD ? AB(C ? D).CD AB【5-16】分析图 P5.16 所示电路中，当 A、B、C、D 只有一个改变状态时，是否存在竞争 冒险现象？如果存在，都发生在其他变量为何种取值的情况下？A B Y C D图 P5.16解： 由图可知表达式为Y ? ACD ? ABD ? BC ? CD当 B=0 且 C=D=1 时：Y= A ? A 当 A=D=1 且 C=0 时：Y=B+ B46当 B=1,D=0 或 A=0,B=D=1 时：Y=C+ C 当 A=0,C=1 或 A=C=1,B=0 时：Y=D+ D 【5-17】某车间有 A、B、C、D 四台电动机，要求：(1) A 机必须开机；(2)其他三台电动 机中至少有两台开机，指示点亮，否则指示熄火。设指示灯亮为 1 灭为 0。电动机的开机 信号通过某种装置传到各自的输入端，电动机开机时，使该输入端 1，否则为 0。设计用 于控制指示灯的逻辑电路图。 解： 根据题意，列真值表见表 A5.16。表 A5.16A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 化简可得B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1L 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1L=ABD+ABC+ACD 逻辑图略。47第 6 章触发器6.1 教学内容本章主要介绍触发器的逻辑功能。介绍了基本 RS 触发器的工作原理。时钟触发器的 分类及逻辑功能。6.1.1 触发器的分类及功能触发器是一种能够存储、记忆一位二进制码的器件。它是各类时序数字电路的基本 单元电路。 触发器根据有无时钟，分为基本 RS 触发器和时钟触发器两大类。 基本RS触发器又称为闩锁触发器，它是构成各类触发器的基础。 时钟触发器按逻辑 功能分为5种：时钟RS触发器、JK触发器、D触发器、T 触发器和T?触发器。各种触发器 功能比较见表6.1.1。表 6.1.1 触发器类型/逻辑功能 基本 RS 触发器 时钟 RS 触发器 JK 触发器 时钟触发器 D 触发器 T 触发器 T?触发器 触发器的功能比较 置0 √ √ √ √ 置1 √ √ √ √ √ √ √ 保持 √ √ √ √ 翻转6.1.2 基本 RS 触发器由与非门构成的基本 RS 触发器由两个与非门交叉连接而成，如图 6.1.1(a)所示，该 触发器有两个数据输入端： Rd 端和 S d 端。 Rd 端称为直接置 0 端（复位端） ， S d 端称为直 接置 1 端 （置位端） 。 触发器有 Q 和 Q 两个输出端。 对应有两个稳定的状态： Q=0， Q ? 1 称为复位状态（0 态） ；Q=1， Q ? 0 称为置位状态（1 态） 。图 6.1.1(b)是基本 RS 触发器 的逻辑符号。 Q QA Rd(a) 图 6.1.1B SdRd SdR SQ Q(b) 由与非门构成的基本 RS 触发器 (a) 电路图 (b) 逻辑符号基本 RS 触发器的功能可以用特性表来描述，如表 6.1.2 所示。表中的 Qn 和 Q n 表示 触发器的现态，也称为原态；Qn+1 和 Qn?1 表示触发器在触发脉冲作用后输出的新状态，48也称次态。表 6.1.2 由与非门构成的基本 RS 触发器的特性表 R S Q n ?1 Q n ?1 功能d d0 1 1 01 0 1 00 11 0Qn1Qn1置0 置1 保持 禁用基本 RS 触发器的逻辑功能的描述除了用特性表外，还可以用状态转换图描述。基本 RS 触发器的状态转换图如图 6.1.2 所示。Sd ? 1S d ? 0 Rd ? 10 1Sd ?fRd ? 1Rd ? fSd ? 1图 6.1.2Rd ? 0基本 RS 触发器的状态转换图6.1.3 时钟触发器时钟触发器按逻辑功能分为5种：时钟RS触发器、JK触发器、D触发器、T 触发器和 T?触发器。一、时钟 RS 触发器时钟 RS 触发器的逻辑符号如图 6.1.3 所示，符号框内 C1 和 1R、1S 表示时钟和数据 输入相关联的，C1 控制着数据 1R 和 1S 的输入。Rd S CP R Sd R 1S C1 1R S Q Q图 6.1.3时钟 RS 触发器的逻辑符号时钟 RS 触发器的特性表见表 6.1.3。表 6.1.3 时钟 RS 触发器的特性表CP0 0 0 1 1 1 1Rd0 1 1 1 1 1 1Sd1 0 1 1 1 1 1R× × × 0 0 1 1S× × × 0 1 0 1Q n ?10 1Q n ?11 0功能 异步置 0 异步置 1 保持 保持 同步置 1 同步置 0 禁用Qn Qn1 0 1Qn Qn0 1 1时钟 RS 触发器的特性方程为： Qn?1 ? S ? RQn49（6.1.1）R ? S ? 0 （约束条件）二、D 触发器D 触发器的逻辑符号如图 6.1.4 所示，C1 控制着 1D 的输入。RdD CP R 1D C1 S Q QSd图 6.1.4时钟 D 触发器的逻辑符号D 触发器的特性表如表 6.1.4 所示。表 6.1.4 D 触发器的特性表CP× × 0 ↑ ↑Rd0 1 1 1 1Sd1 0 1 1 1D× × × 0 1Q n ?10 1Q n ?11 0功能 异步置 0 异步置 1 保持 同步置 0 同步置 1Qn0 1Qn1 0D 触发器的特性方程如下：Qn +1 ? D（6.1.2）三、JK 触发器JK 触发器是时钟触发器中逻辑功能最齐全的一种，它具有置 0、置 1、保持和翻转 四种逻辑功能 边沿 JK 触发器的逻辑符号如图 6.1.5 所示，J 和 K 是两个数据输入端，其它端口的 表示方法与边沿 D 触发器一样。图 6.1.5(a)和 (b)分别为下降沿触发方式和上升沿触发方 式。Rd J CP K Sd R 1J C1 1K S Q Q R d J CP K Sd R 1J C1 1K S Q Q(a) (a)(b) 图 6.1.5 边沿 JK 触发器的逻辑符号 时钟下降沿触发 (b) 时钟上升沿触发上升沿触发 JK 触发器的特性表如表 6.1.5 所示。表 6.1.5 边沿 JK 触发器的特性表CP× ×Rd0 1Sd1 0J× × 50K× ×Q n ?10 1Q n ?11 0功能 异步置 0 异步置 10 ↑ ↑ ↑ ↑1 1 1 1 11 1 1 1 1× 0 0 1 1× 0 1 0 1Qn Qn0 1Qn Qn1 0保持 保持 同步置 0 同步置 1 翻转QnQnJK 触发器的特性方程式如下：n n Qn?1 ? J Q ? KQ（6.1.3）JK 触发器的状态转换图如图 6.1.6 所示：J =1 K = f J =0 K =f图 6.1.60 1J =f K =0J = f K =1JK 触发器的状态转换图JK 触发器的驱动表见表 6.1.6。表 6.1.6 JK 触发器的驱动表Q Qn ?1 J Kn0 0 1 10 1 0 10 1 f ff f 1 0四、T 触发器上升沿触发的 T 触发器逻辑符号如图 6.1.7 所示。Rd RTCP Sd1TSQ QC1图 6.1.7T 触发器的逻辑符号上升沿触发的 T 触发器的特性表如表 6.1.7 所示。表 6.1.7 T 触发器的特性表CP× × × ↑ ↑Rd0 1 1 1 1Sd1 0 1 1 1T× × × 0 1Q n ?10 1Q n ?11 0功能 异步置 0 异步置 1 保持 保持 翻转Qn QnQnQn QnQnT 触发器的特性方程式为：Qn?1 ? TQn ? TQn（6.1.4） T 触发器的状态转换图如图 6.1.8 所示。51T =1 T=00 1T =0T= 1图 6.1.8 T 触发器的状态转换图五、 T? 触发器T? 触发器的逻辑符号如图 6.1.9 所示，状态转换图如图 6.1.10 所示。 T? 触发器的特性方程式为： Q n ?1 ? Q nQ CP C1 Q(6.1.5)01图 6.1.9T ? 触发器的逻辑符号图 6.1.10T ? 触发器的状态转换图6.2 学习要求1．掌握基本RS触发器的电路结构和工作原理； 2．掌握时钟触发器（RS触发器、D触发器、JK触发器、T触发器、 T? 触发器的特点 及逻辑功能。6.3 课后习题及解答【6-1】 已知由与非门构成的基本 RS 触发器的直接置―0‖端和直接置―1‖端的输入波形如图 P6.1 所示，试画出触发器 Q 端和 Q 端的波形。Rd Sd Q QQ +VCC R1Q +VCC RS2图 P6.1图 P6.2解： 波形如图 A6.1 所示。Rd Sd Q不定状态Q52图 A6.1【6-2】试分析图 P6.2 所示电路的输出端波形，设初态为―0‖。开关 S 是一个微动开关， 按下开关的按键，触点将运动到 2 点，松开按键，触点自动返回 1 点。如果当触点在 2 点发生多次抖动，输出波形有何变化？ 解： 此电路可以通过按动微动开关从 Q 端输出一个脉冲，触点到达 2，Q 端输出―1‖，触 点返回 1， Q 端返回―0‖。 触点在 2 端发生抖动， 因触发器的锁存作用， Q 端输出的 ―1‖ 不 会发生变化。 【6-3】触发器电路如图 P6.3(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为 ―0‖。Q QRd Sd Q Q(b) 图 P6.3Rd(a)Sd解： 此题是由或非门构成的基本 RS 触发器，画出输出端的波形如图 A6.3 所示。Rd Sd Q Q图 A6.3不定状态【6-4】试画出图 P6.4 所示的电路，在给定输入时钟作用下的输出波形，设触发器的初态 为―0‖。1CP R 1J C1 1K SYQZ图 P6.4解： 波形如图 A6.4 所示，此电路可获得双相时钟。53CP Q Q Y Z图 A6.4【6-5】分析图 P6.5 所示电路，列出真值表，写出特性方程，说明其逻辑功能。 Q QD图 P6.5CP解： 1．CP=0 时，保持；CP=1 时，真值表如表 A6.1 所示。表 A6.1Dn Qn Qn+1 0 0 1 1 0 1 0 1 0 0 1 12．特性方程 Qn+1=D。 3．该电路为锁存器（时钟型 D 触发器） 。CP=0 时，不接收 D 的数据；CP=1 时， 把数据锁存，但该电路有空翻。 【6-6】 试画出在图 P6.6 所示输入波形的作用下， 上升和下降边沿 JK 触发器的输出波形。 设触发器的初态为 0。CP J K图 P6.6 54解： 波形如图 A6.6 所示。CP J KQ Q图 A6.6【6-7】试画出图 P6.7(a)所示电路，在图 P6.7(b)给定输入下的 Q 端波形，设触发器初态 为―0‖。1J Q QCP D QCP DC1 1K(a) 图 P6.7(b)解： 波形如图 6.7 所示。 CPD Q图 A6.7【6-8】根据特性方程，外加与非门将 D 触发器转换为 JK 触发器，应如何实现？若反过 来将 JK 触发器转换为 D 触发器，应如何实现？ 解： D 触发器转换为 J-K 触发器 D ? J Q ? KQ ? J Q ? KQn n n n如图 A6.8(a)所示。JK 触发器转换为 D 触发器J ? D ， K ? D 如图 A6.8(b)所示。1CP R C1 1D SCPJ KQD1R 1J C1 1K SQ(a) 图 A6.8(b)【6-9】电路如图 P6.9(a)所示，触发器为边沿型 D 触发器，各触发器初态均为 0。 1．在图(b)中画出 CP 作用下的 Q1 Q2 和 Z 的波形； 2．分析 Z 与 CP 的关系。551D FF0 C1Q0 1D FF1 C1 RQ1CP Q0 Q1ZCPZ(b)(a) 图 P6.9解： 1. CP 作用下的输出 Q0 Q1 和 Z 的波形如图； 2、Z 对 CP 三分频。CP Q0 Q1Z图 A6.9【6-10】电路如图 P6.10(a)所示，试在图(b)中画出给定输入波形作用下的输出波形，各触 发器的初态均为 0；根据输出波形，说明该电路具有什么功能？Q0 Q1A1D C1FF01D C1FFF1CP(a)CP A F(b) 图 P6.10解： 输出波形如图 6.10 所示。CP A F图 A6.10 56【6-11】电路如图 P6.11 所示，试在图(b)中画出给定输入波形作用下输出端 Q0 和 Q1 的波 形，设各触发器的初态均为―0‖。1D C1 FF0 RQ0 CPA1D C1 FF1Q1CP A Q0 Q1(a) 图 P6.11(b)解： 输出波形如图 A6.11 所示。CP A Q0 Q1图 A6.11【6-12】电路如图 P6.12 所示，试在图(b)中画出给定输入波形作用下输出端 Q0 和 Q1 波 形，各触发器的初态均为―0‖。1A1J C1 FF 0 1K RQ0CP11J C1FF1 1KQ1 CPAQ0 Q1(a) 图 P6.12(b)解： 见图 6.11(b)所示。该电路 A 输入每出现一次下降沿，Q1 端就输出一个宽度等于时钟 周期的脉冲。CP AQ0 Q1图 A6.1257第 7 章 时序逻辑电路7.1 教学内容本章的教学内容包括时序逻辑电路的分析和设计方法，常用中规模时序逻辑器件的 工作原理及其应用电路，主要介绍了寄存器、计数器等。7.1.1 时序逻辑电路的特点和分类时序逻辑电路任意时刻的输出不仅由该时刻的输入所决定，而且与电路过去的工作 状态有关。时序逻辑电路 （简称时序电路） 不仅包含具有逻辑运算功能的组合逻辑电路， 而且还应包含具有记忆电路状态的存储电路。存储电路一般由触发器或锁存器构成。 时序逻辑电路按存储电路中触发器状态变化是否同步，可以分为同步时序逻辑电路 和异步时序逻辑电路。在同步时序数字电路中，所有触发器状态的改变受同一时钟控 制，状态转换是同步发生的；而在异步时序数字电路中，触发器状态的改变不受同一时 钟控制，状态转换不是同步发生的。 时序逻辑电路可以用逻辑图、状态方程、状态转换表、状态转换图和时序图来描 述。这些描述方法还可以相互转换。用状态转换表、状态转换图和时序图来说明时序逻 辑电路的功能更直观。7.1.2 时序逻辑电路的分析和设计方法一、时序逻辑电路的分析所谓时序逻辑电路的分析，就是根据逻辑图，求解时序逻辑电路的状态和输出信号 在时钟信号和输入信号作用下的变化规律，说明其逻辑功能。 1．同步时序逻辑电路的分析 由触发器和门电路组成的同步时序逻辑电路的分析一般步骤如下： (1) 根据时序逻辑电路的逻辑图，写出各触发器的时钟方程、驱动方程和电路的输 出方程。 (2) 将触发器的驱动方程代入相应触发器的特征方程，求出每个触发器的状态方 程，即各个触发器次态输出的逻辑函数式。 (3) 在时钟触发沿或电平触发满足要求的条件下，将电路的输入变量和电路的初态 的取值代入状态方程和输出方程，计算出电路的次态和输出。以得到的次态作为电路的 初态，再次代入状态方程和输出方程，计算出电路的又一组次态和输出。如此继续上述 过程，直至状态出现循环为止。将全部计算结果列表，就得到电路的状态转换表。 (4) 根据状态转换表作状态转换图。 (5) 根据状态转换表或状态转换图画时序图。 (6) 根据状态转换表、状态转换图和时序图，确定电路的逻辑功能。 (7) 检查电路能否自启动。如果电路有循环之外的状态（无效状态），应将无效状态 作为初态，按步骤 3 确定次态。如果它们都能在时钟脉冲作用下转换到有效时序中来， 则说明此电路能够自启动，由此可画出完整的状态转换图。如果这些无效状态在时钟脉 冲的作用下不能转换到有效时序中来，或产生无效循环，则说明此电路不能够自启动。 2．异步时序逻辑电路的分析58异步时序逻辑电路与同步时序逻辑电路的主要区别在于所有触发器不共用一个时钟 信号，因而存储电路不都是同时更新状态。在分析异步时序逻辑电路时，需要写出时钟 方程；只有触发器有时钟信号才可以用状态方程计算其次态，否则触发器的状态保持不 变；必须从时钟信号作用的第一个触发器开始逐级分析。由触发器和门电路组成的异步 时序逻辑电路的分析步骤与同步时序逻辑电路的分析步骤相同。二、时序逻辑电路的设计时序逻辑电路的设计是分析的逆过程，根据给出的具体逻辑问题，求出能够实现规 定逻辑功能的时序逻辑电路。由触发器和门电路设计同步时序逻辑电路时，一般按如下 步骤进行： 1. 根据设计要求确定电路的状态，并列出状态转换表，或画出状态转换图。 对逻辑问题进行逻辑抽象，确定输入变量和输出变量，确定电路的状态数；定义输 入变量、输出变量的含义，并对其进行赋值；将电路的状态进行编码，列出状态转换 表，画出状态转换图。 2. 确定触发器的类型和个数，求出电路的输出方程、状态方程，求出触发器的驱动 方程。 具有不同逻辑功能的触发器，其驱动方程不同，所设计出的电路也不相同，因此应 该根据具体需要选择触发器的类型。每个触发器有 0 和 1 两个状态， n 个触发器有 2n 个 状态。如果电路的状态数为 N，触发器的个数 n 的选择应满足： 2n-1 ? N ? 2n 根据状态转换表或状态转换图，画出次态卡诺图；由次态卡诺图可以求出电路的输 出方程和状态方程；再将电路的状态方程与触发器的特征方程进行比较，即可得到触发 器的驱动方程。 3. 根据电路的驱动方程和输出方程，画出电路的逻辑图。 4. 检查所设计电路能否自启动。由于所设计电路的某些状态可能不能自动进入有效 循环中，成为无效状态，使电路不能自启动。如果电路不能自启动，可以采用如下两种 措施解决： (1) 在电路开始工作前将电路的初始状态置成有效状态； (2) 修改电路设计，使之能自启动。7.1.3 集成时序逻辑器件一、寄存器在时序逻辑电路中常常需要将一些数码、指令或运算结果暂时存储起来，称为寄存。 具有寄存功能的电路称为寄存器。由 n 个触发器组成的寄存器能够存储 n 位二进制数码。 构成寄存器的触发器应该具有记忆和清除数码功能，可以使用电平触发、脉冲触发和边 沿触发方式。 寄存器可分为数码寄存器和移位寄存器。数码寄存器只有寄存数码和清除原有数码 功能。移位寄存器除具有数码寄存器的功能外，还具有将寄存的数码向高位或低位移位 的功能。 通用多功能移位寄存器 74LS194 的逻辑功能示意图如图 7.1.1 所示，清零信号 CR ， 控制信号 S1 、 S0 ，左移串入 DSL ，右移串入 DSR 。74LS194 具有并行输入、并行输出、59左移、右移、保持等多种功能， （1） 清零： CR 为低电平时，各触发器置 0。清零操作与时钟无关。 （2）送数：当 CR ? 1 、 S1S0 ? 11且时钟上升沿到达时，接收并行输入数据 A、B、C、n?1 n?1 n?1 n?1 D，即 QD QC QB QA ? DCBA 。（ 3 ） 右 移 ： 当 CR ? 1 、 S1S0 ? 01 且 时 钟 上 升 沿 到 达 时 ，n?1 n?1 n?1 n?1 n n n QD QC QB QA ? QC QBQA DSR 。（ 4 ） 左 移 ： 当 CR ? 1 、 S1S0 ? 10 且 时 钟 上 升 沿 到 达 时 ，n?1 n?1 n?1 n?1 n n n QD QC QB QA ? DSLQD QCQB 。（5） 保持：当 CR ? 1 、CP 处于低电平或者 S1S0 ? 00 时，移位寄存器处于保持状态，n?1 n?1 n?1 n?1 n n n n 即 QD QC QB QA ? QD QCQBQA 。QA QB QC QD S1 S0 CP CRSRG4DSR A B C D DSL图 7.1.1 74LS194 的逻辑功能示意图二、计数器计数器是应用最广泛的一种时序逻辑电路。计数器按计数的功能可分为加法计数 器、减法计数器、可逆计数器；计数器按计数器状态的转换是否受同一时钟控制，可分 为同步计数器、异步计数器；计数器按计数器的计数进制可分为二进制计数器、十进制 计数器、任意进制计数器。 1．集成同步加法计数器 集成同步加法计数器 74LS160/161 和 74LS162/163 具有计数、保持、置数、清零功 能，其区别如表 7.1.1 所示。74LS160/161 和 74LS162/163 的逻辑功能示意图如图 7.1.2(a) 和(b)所示，其功能见表 7.1.2 和表 7.1.3。 (1) 清零 计 数 器 74LS160/161 异 步 清 零 。 当 清 零 信 号 CR ? 0 ， 计 数 器 清 零 ，QDQCQBQA ? 0000 。计数器 74LS162/163 同步清零。当清零信号 CR ? 0 且时钟上 升沿到达时，计数器才可以清零， QDQCQBQA ? 0000 。(2) 置数 计数器 74LS160/161 和 74LS162/163 均为同步置数。当清零信号 CR ? 1 、置数信号LD ? 0 且时钟上升沿到达时，计数器同步并行置数， QDQCQBQA ? DCBA 。(3) 计数 当 CR ? 1 、 LD ? 1 、计数使能信号 EP ? ET ?1且时钟上升沿到达时，计数器按照四 位二进制码或 BCD8421 码计数， QD QC QB QA ? QDQCQBQA ? 1。n n n n n?1 n?1 n?1 n?1(4) 保持60n?1 n?1 n?1 n?1 n n n n 当 CR ? 1 、 LD ? 1 、 EP ? ET ? 0 ，计数器保持， QD QC QB QA ? QD QCQBQA 。型 号 74LS160 74LS161 74LS162 74LS163表 7.1.1 集成同步加法计数器 计数进制 码 制 清零方式 十进制 BCD8421 码 异步清零 十六进制 四位二进制码 异步清零 十进制 BCD8421 码 同步清零 十六进制 四位二进制码 同步清零置数方式 同步置数 同步置数 同步置数 同步置数ET QD QC QB QA 74LS160 EP RCO CP 74LS161 D C B A CR LDET QD QC QB QA 74LS162 EP RCO CP 74LS163 D C B A CR LD(a)(b) 图 7.1.2 同步加法计数器的逻辑功能示意图(a)74LS160/74LS161(b) 74LS162/74LS163表 7.1.2 74LS160/161 的功能表输 入 输 出CP? ? ?CR LD EP ET D C0 1 1 1 1 ? 0 1 1 1 ? ? 0 ? 1 ? ? ? 0 1 ? ?B?A?QD QC QB QA0 0 0 0D? ? ?C? ? ?B? ? ?A? ? ?DCBA保持 保持 计数表 7.1.3 74LS162/163 的功能表输 入 输 出CPCR LD EP ET D C0 1 ? 0 1 1 1 ? ? 0 ? 1 ? ? ? 0 1 ? ?B?A?QD QC QB QA0 0 0 0D? ? ?C? ? ?B? ? ?A? ? ?DCBA? ?1 1 1保持 保持 计数当单片计数器的计数容量不够时，需要多片计数器级联，扩展计数容量。将多片计 数器级联时，需要使用计数器的进位信号 RCO 。当计数器计到最大数时 RCO ? 1 。 RCO ? QDQA ET 74LS160 和 74LS1626174LS161 和 74LS163 RCO ? QD QC QB QA ET 。 计数器的级联利用进位信号 RCO 有两种连接方式：同步并行进位方式和异步串行 进位方式，同步并行进位方式中多个计数器共用同一个时钟信号，异步串行进位方式中 后一级的时钟利用前一级的进位信号产生。 集成计数器芯片包括十进制、十六进制、12 位二进制计数器等。在需要其他任意进 制计数器时，只能通过修改已有计数器的计数进制来实现。对于集成同步加法计数器 74LS160/161 和 74LS162/163 来说，可以利用清零法、置数法改变计数器的计数进制。通 过清零（同步清零和异步清零）改变计数进制的方法称为清零法。通过置数改变计数进 制的方法称为置数法。 2．集成异步加法计数器 常用集成异步计数器主要有 2 种： 2/5 分频异步加法计数器（74LS90 或 74LS290） 和 2/8 分频异步加法计数器（74LS93 或 74LS293） 。 2/5 分频异步加法计数器 74LS90 的逻辑功能示意图和内部结构框图如图 7.1.3 和图 7.1.4 所示。74LS90 由二进制加法计数器和五进制加法计数器（输出状态 QDQCQB 从 000 到 100）组成。若时钟从 CPA 入，在外部将二进制计数器的输出 QA 与 CPB 相连，74LS90 构成了十进制加法计数器，输出 QDQCQBQA 从 0000 到 1001。 74LS90 具有异步清零和置 9 功能。当 R0 (1) ? R 0 ( 2 )? 1 、 S9(1) ? S9(2) ? 0 时，输出QA QBQCQD 异步清零。当 S9(1) ? S9(2) ? 1 、 R0(1) ? R0(2) ? 0 时，输出 QA QBQCQD 置成 1001。计数时 R0(1)和 R0(2)至少有一端接低电平，S9(1)和 S9(2)也至少有一端接低电平。QD QC QBQD QC QB QA CPA 74LS90 CPB S 9 (1) S 9 (2) R 0 (1) R 0 (2)QA ?2?5CPB图 7.1.3 74LS90 的逻辑功能示意图 图 7.1.4CPA74LS90 的内部结构框图2/8 分频异步加法计数器 74LS93 的逻辑功能示意图和内部结构框图如图 7.1.5 和图 7.1.6 所示。74LS93 由一个二进制加法计数器和一个八进制加法计数器组成。若时钟从 CPA 入，在外部将二进制计数器的输出 QA 与 CPB 相连，74LS93 构成十六进制加法计数 器，输出 QA QBQCQD 为四位二进制码。74LS93 具有异步清零功能。当 R0(1) ? R0(2) ? 1 时， 输出 QA QBQCQD 清零。