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基于FPGA的数字电路设计综述
1 数字电子基础............................................................................................................................... 3 1.1 导读.................................................................................................................................... 3 1.2 数字电路概述.................................................................................................................... 3 1.2.1 数字信号与数字电路 ............................................................................................. 3 1.2 逻辑函数及其表示方法 ..................................................................................................... 4 1.2.1 逻辑代数.................................................................................................................. 4 1.2.2 逻辑函数的表示方法及相互转换 .......................................................................... 4 1.3 逻辑函数的公式化简法 ..................................................................................................... 6 1.3.1 逻辑函数的不同表达方式 ...................................................................................... 6 1.3.2 逻辑函数的公式化简法 .......................................................................................... 6 1.4 逻辑函数的卡诺图化简法 ................................................................................................. 6 1.4.1 逻辑函数的最小项及其表达式 .............................................................................. 6 1.4.2 逻辑函数的卡诺图表示法 ...................................................................................... 7 1.4.3 用卡诺图化简逻辑函数 .......................................................................................... 8 2 逻辑门电路.................................................................................................................................. 10 2.1 导读.................................................................................................................................. 10 2.1 逻辑门电路....................................................................................................................... 10 2.1.1 三种基本门电路 .................................................................................................... 10 2.1.2 DTL 与非门 ........................................................................................................... 12 2.2 TTL 逻辑门电路 .............................................................................................................. 13 2.2.1 TTL 与非门的电路结构 ....................................................................................... 13 2.2.2 TTL 与非门的工作原理 ....................................................................................... 13 2.3 其他类型的 TTL 门电路 ................................................................................................ 14 2.3.1 集电极开路与非门(OC 门) ............................................................................. 14 2.3.2 三态门(TSL 门)................................................................................................ 15 2.4 多余输入端的处理 ........................................................................................................... 17 3 组合逻辑...................................................................................................................................... 19 3.1 导读.................................................................................................................................. 19 3.2 组合逻辑电路基础 ........................................................................................................... 19 3.2.1 组合逻辑电路的基本概念 .................................................................................... 19 3.2.2 组合逻辑电路的分析方法 .................................................................................... 20 3.2.3 组合逻辑电路的设计方法 .................................................................................... 20 3.3 常用组合逻辑建模 ........................................................................................................... 21 3.3.1 编码器.................................................................................................................... 21 3.3.2 译码器和数据分配器 ........................................................................................... 24 3.3.3 数据选择器 ............................................................................................................ 29 3.3.4 数值比较器 ............................................................................................................ 30 3.3.5 加法器(减法器) ................................................................................................ 32 3.3.6 乘法器.................................................................................................................... 34 3.3.7 除法器.................................................................................................................... 36 4 触发器.......................................................................................................................................... 38 4.1 导读................................................................................................................................... 38 4.2 触发器的电路结构及工作原理 ....................................................................................... 38 4.2.1 基本 RS 触发器(异步) .......................................................................................... 384.2.2 同步 RS 触发器 ..................................................................................................... 39 4.2.3 主从触发器和边沿触发器 .................................................................................... 42 4.3 触发器的功能分类及相互转换 ....................................................................................... 44 4.3.1 触发器的功能分类 ................................................................................................ 44 4.3.2 不同类型时钟触发器的相互转换 ........................................................................ 45 5 时序逻辑电路.............................................................................................................................. 47 5.1 导读................................................................................................................................... 47 5.2 时序逻辑电路的基本概念 ............................................................................................... 47 5.2.1 时序逻辑电路的结构及特点 ................................................................................ 47 5.3 时序逻辑的设计.............................................................................................................. 48 5.3.1 同步时序逻辑电路的设计步骤 ............................................................................ 48 5.3.2 时序电路通用设计方法 ........................................................................................ 48 5.3 时序逻辑建模................................................................................................................... 49 5.3.1 数码寄存器 ............................................................................................................ 49 5.3.2 移位寄存器 ............................................................................................................ 50 5.3.3 锁存器.................................................................................................................... 50 5.3.4 寄存器集成电路介绍 ............................................................................................ 51 5.3.5 计数器.................................................................................................................... 53 6 总结 ............................................................................................................................................. 601 数字电子基础 数字电子基础1.1 导读个人认为,现代信息技术就是,把现实世界,利用强大的计算机技术处理和 变换.而数字电路技术是整个信息技术的一个桥梁.现代计算机是基于是微电体 系的,至少现阶段计算机只能做&电计算& .所以我们需要一门技术把丰富多彩 的现实世界,用电信号表示出来让计算机也能理解,数字电路就是起这个作用. 他能够把现实世界中的各种信息,转换到计算机的物理的电世界.本章介绍了把 现实世界用物理的电信号表示出来的基本技术. 本章主要讨论数字电子技术的基 础理论知识.同时,还给出了逻辑函数的概念,表示方法及相互转换.1.2 数字电路概述 1.2.1 数字信号与数字电路电子电路中的信号可分为两类,一类在时间和幅度上都是连续的,称为模拟 信号,如图 1.1 所示,例如电压,电流,温度,声音等信号.传送和处理模拟信 号的电路称为模拟电路;图 1.1 模拟信号 另一类在时间和幅度上都是离散的,称为数字信号,如图 1.2 所示,例如计 时装置的时基信号,灯光闪烁等信号都属于数字信号.传送和处理数字信号的电 路称为数字电路.图 1.2 数字电路的特点数字信号信号是离散的数字信号.数字信号常用 0,1 二元数值表示. 半导体器件均工作在开关状态,即工作在截止区和饱和区. 研究的主要问题是输入,输出之间的逻辑关系. 主要分析工具是逻辑代数.1.2 逻辑函数及其表示方法 1.2.1 逻辑代数逻辑代数又叫布尔代数或开关代数,是由英国数学家乔治布尔于 1847 年创 立的.逻辑代数与普通代数都由字母来代替变量,但逻辑代数与普通代数的概念 不同,它不表示数量大小之间的关系,而是描述客观事物一般逻辑关系的一种数 学方法. 逻辑变量的取值只有两种,即逻辑 0 和逻辑 1,它们并不表示数量的大小, 而是表示两种对立的逻辑状态, 如开关的通与断, 电位的高与低, 灯的亮与灭等. 0 和 1 称为逻辑常量. 例如, 在图 1.3 所示的指示灯控制电路中, 我们用字母 Y 表示指示灯, A, 用 B 表示两个开关.指示灯 Y 的亮与灭两种状态取决于开关 A,B 的通断状态.我 们将 A,B 称为输入逻辑变量,将 Y 称为输出逻辑变量.图 1.3 指示灯控制电路 逻辑代数有两种逻辑体制,其中,正逻辑体制规定,高电平为逻辑 1,低电 平为逻辑 0;负逻辑体制规定,低电平为逻辑 1,高电平为逻辑 0.1.2.2 逻辑函数的表示方法及相互转换逻辑函数常用的表示方法有 5 种:逻辑真值表,逻辑函数表达式,逻辑图, 波形图和卡诺图. 1. 逻辑真值表 逻辑真值表是将输入变量的各种可能取值和相应的函数值排列在一起组成 的表格,一个确定的逻辑函数只有一个逻辑真值表,具有惟一性. 逻辑真值表能够直观明了地反映变量取值和函数值的对应关系, 但输入变量 较多时,列写起来比较繁琐,它是将实际问题抽象为逻辑问题的首选描述方法. 2. 逻辑函数表达式 实际在 FPGA 设计中此方法较常用. 函数表达式是面向人类的, 易于人类理 解,实际设计时我们主要工作就是把逻辑函数转换为 RTL 代码.而逻辑函数表达式的获得就是算法设计. 逻辑函数的表达式不是惟一的,可以有多种形式,并且能互相转换.逻辑函 数的特点是:简洁,抽象,便于化简和转换. 3. 逻辑图 与,或,非等运算关系用相应的逻辑符号表示出来,就是函数的逻辑图.例 如,异或逻辑关系也可用如图 1.14 所示的逻辑图来表示. 优点是:逻辑图与数字电路的器件有明显的对应关系,便于制作实际电路. 缺点是不能直接进行逻辑推演和变换.图 1.14异或逻辑关系的逻辑图4. 波形图 实际在 FPGA 分析中此方法最常用. 当然如果要做时序分析 (提高系统性能, 达到使用标准的必然分析)波形不会是如此陡峭,必须把上升沿和下降沿也表现 出来,这样才能精确地分析电路的最高频率. 反映输入和输出波形变化规律的图形,称为波形图,也称为时序图.异或逻 辑关系中,当给定 A,B 的输入波形后,可画出函数 Y 的波形,如图 1.15 所示.图 1.15 异或逻辑关系的波形图 波形图的优点是,能直观反映变量与时间的关系和函数值变化的规律,它与 实际电路中的电压波形相对应. 5. 各种表示方法之间的相互转换 同一逻辑函数可以用几种不同的方式来表示, 这几种表示方法之间必然可以 相互转换 . 由真值表写出逻辑函数的一般步骤如下. (1) 找出真值表中使输出 Y=1 的那些输入变量的组合. (2)每组输入变量的取值组合对应一个乘积项,其中变量取值为 1 的用原变量表示,取值为 0 的用反变量表示. (3)将这些乘积项相加,得到的即为真值表对应的逻辑函数表达式.1.3 逻辑函数的公式化简法现代 EDA 工具基本可以优化逻辑函数,所以化简不是必需的.但是现在的 EDA 并不是非常的成熟,有些情况下,化简是减少电路的竞争和冒险的唯一手 段,具体情况见两本数电教材.1.3.1 逻辑函数的不同表达方式 逻辑函数的不同表达方式同一逻辑函数可以有多种不同的表达方式,它们之间能互相转换.1.3.2 逻辑函数的公式化简法在逻辑电路设计中,对逻辑函数化简具有十分重要的意义.逻辑函数表达式 越简单, 实现该函数所用的逻辑元件就越少, 电路的可靠性就越高. 一般情况下, 都将逻辑函数化为最简与或表达式.最简与或表达式应遵循乘积项最少,且每个 乘积项的变量数最少的原则.1.4 逻辑函数的卡诺图化简法在应用公式法对逻辑函数进行化简时,不仅要求对公式能熟练应用,而且对 最后结果是不是最简要进行判断, 遇到较复杂的逻辑函数时, 此方法有一定难度. 下面介绍的卡诺图化简法,只要掌握了其要领,化简逻辑函数非常方便.1.4.1 逻辑函数的最小项及其表达式1. 最小项的定义与性质 在 n 变量的逻辑函数中,若其与或表达式的每个乘积项都包含有 n 个因子, 而且每个因子仅以原变量或反变量的形式在该乘积项中出现一次, 这样的乘积项 称为 n 变量逻辑函数的最小项. 每个乘积项都是最小项形式的表达式称为逻辑函 数的最小项表达式. 最小项的性质: (1) 对于输入变量的任何一组取值,有且只有一个最小项的值为 1. (2) 对于变量的任一组取值,任意两个最小项的乘积为 0. (3) 全体最小项之和为 1. 注意:不说明变量数目的最小项是没有意义的 . 2. 逻辑函数的最小项表达式 任何一个逻辑函数表达式都可以转化为最小项之和的形式.方法是,先将逻 辑函数写成与或表达式,然后在不是最小项的乘积项中乘以(X+X)补齐所缺变量因子即可.1.4.2 逻辑函数的卡诺图表示法1. 最小项的卡诺图图 1.20三变量的卡诺图图 1.21 四变量的卡诺图 注意:为了确保卡诺图中小方格所表示的最小项在几何上相邻时,在逻辑上 也有相邻性,两侧标注的数码不能从小到大依次排列. 除几何相邻的最小项有逻辑相邻的性质外, 图中每一行或每一列两端的最小项也具有逻辑相邻性,因此,卡诺图可看成是一个上下左右闭合的图形. 卡诺图形象,直观地反映了最小项之间的逻辑相邻关系,但变量增多时,卡 诺图会变得更为复杂.当变量的个数在 5 个或 5 个以上时,就不能仅用二维空间 的几何相邻来代表其逻辑相邻,故一般较少使用. 2. 逻辑函数的卡诺图表示 既然任何逻辑函数式都可以表达成最小项形式, 而最小项又可以表示在卡诺 图中, 故逻辑函数可用卡诺图表示. 方法是: 把逻辑函数式转换成最小项表达式, 然后在卡诺图上与这些最小项对应的方格内填 1,其余填 0(也可以不填) ,就得 到了表示这个逻辑函数的卡诺图.任一逻辑函数的卡诺图是惟一的.1.4.3 用卡诺图化简逻辑函数1. 化简依据 相邻最小项的合并规律是: 两个相邻的最小项可合并为一项, 消去一个变量; 4 个相邻的最小项可合并为一项,消去两个变量;8 个相邻的最小项可合并为一 项,并消去 3 个变量.消去的是包围圈中发生过变化的变量,而保留下的是包围 圈内保持不变的变量,如图 1.23 所示.图 1.23最小项的合并规律2. 化简步骤 用卡诺图化简逻辑函数的步骤如下. (1) 将逻辑函数化成最小项之和的形式(有时可以跳过) . (2)用卡诺图表示逻辑函数. (3) 对可以合并的相邻最小项(填 1 的方格)画出包围圈. (4) 消去互补因子, 保留公共因子, 写出每个包围圈合并后所得的乘积项. 用卡诺图化简时,为了保证结果的最简化和正确性,在选取可合并的最小项 即画包围圈时,应遵循以下几个原则. (1)每个包围圈只能包含 2n 个填 1 的小方格,而且必须是矩形或正方形. (2) 包围圈能大勿小.包围圈越大,消去的变量就越多,对应乘积项的因 子就越少,化简的结果越简单. (3) 包围圈个数越少越好.因个数越少,乘积项就越少,化简后的结果就 越简单.(4) 画包围圈时,最小项可以被重复包围,但每个包围圈中至少应有一个 最小项是单独属于自己的,以保证该化简项的独立性. (5) 包围圈应把函数的所有最小项都圈完.2 逻辑门电路2.1 导读如果是做基于 FPGA 的设计应该是不用考虑到三极管, 二极管这么低层的电 路结构吧?开始我也是这么认为的,但是做了一个项目之后,随着学习的升入发 现, 逻辑门电路内部的结构必须要十分清楚. 至少我们要有重视它的意识, 因为, 我们设计的系统式在硬件上运行,限制硬件运行频率的就是二极管,三极管的组 装结构,虽然随着工艺的发展,工作速度可以越来越快,但是电路始终还是有频 率的上限的,只要上限存在我们就必须做时序分析.在设计达不到设计要求时, 做静态时序分,依据分析结果添加相关约束或修改电路的关键路径,改善电路时 序是通用的做法. 而如果在 RTL 级设计时我们就可以预估电路的延时,然后精确地加入延时参 数,这时多么美妙的事情啊!!能够做到这一点我们的布局布线后仿真就是&走 ! 走形式& ,功能仿真通过的电路就可以下载运行,免去了无数的排错,约束设计 等等.但是,冰冻三尺,非一日之寒.达到这种境界是需要时间的.所以,还犹 豫什么?开始好好学习这个咋看咋像模电的东西吧.2.1 逻辑门电路在数字系统中,大量地运用着执行基本逻辑操作的电路,这些电路称为基本 逻辑电路或门电路.早期的门电路主要由继电器的触点构成,后来采用二极管, 三极管,目前则广泛应用集成电路.2.1.1 三种基本门电路1. 二极管与门电路 实现&与&逻辑关系的电路叫做与门电路.由二极管组成的与门电路如图 2.1 (a)所示,图 2.1 所示(b)为其逻辑符号.图中 A,B 为信号的输入端,Y 为 信号的输出端.图 2.1二极管与门对二极管组成的与门电路分析如下. (1) A,B 都是低电平 UY≈0V (2) A 是低电平,B 是高电平 UY≈0V (3) A 是高电平,B 是低电平 UY≈0V (4) A,B 都是高电平 UY≈5V 从上述分析可知,该电路实现的是与逻辑关系,即&输入有低,输出为低; 输入全高,输出为高&,所以,它是一种与门. 2. 二极管或门电路 实现或逻辑关系的电路叫做或门电路.由二极管组成的或门电路如图 2.2 所 示,其功能分析如下.图 2.2 二极管或门 (1) A,B 都是低电平 UY=0V (2) A 是低电平,B 是高电平 UY≈5V (3) A 是高电平,B 是低电平 UY≈5V (4) A,B 都是高电平 UY≈5V 通过上述分析,该电路实现的是或逻辑关系,即&输入有高,输出为高;输 入全低,输出为低&,所以,它是一种或门. 3. 三极管非门 实现非逻辑关系的电路叫做非门电路.因为它的输入与输出之间是反相关 系,故又称为反相器,其电路如图 2.3 所示.图 2.3三极管反相器2.1.2 DTL 与非门采用二极管门电路和三极管反相器,可组成与非门和或非门扩大逻辑功能, 这种电路应用非常广泛. DTL 与非门电路是由二极管与门和三极管反相器串联而成的,其电路图及 逻辑符号分别如图 2.4(a)和图 2.4(b)所示.图 2.4 DTL 与非门 当输入端 A,B 都是高电平时,VD1,VD2 均截止,而 VD3,VD4 和三极管 导通,注入三极管的基极电流足够大,三极管饱和导通,输出低电平,UY=0V, 在两个输入端 A,B 中有一个为低电平时,VD3,VD4 和三极管均截止,输出高 电平,UY=VCC.可见此逻辑门能实现与非逻辑关系.2.2 TTL 逻辑门电路TTL 门电路是晶体管-晶体管逻辑(Transistor-Transistor Logic)门电路的简 称,这种电路由于其输入级和输出级均采用晶体三极管而得名. 按照国际通用标准,根据工作温度不同,TTL 电路分为 54 系列(-55℃～ 125℃)和 74 系列(0℃～70℃) ;根据工作速度和功耗不同,TTL 电路又分为标 准系列,高速(H)系列,肖特基(S)系列和低功耗肖特基(LS)系列.2.2.1 TTL 与非门的电路结构TTL 与非门的基本电路如图 2.5(a)所示,它由输入级,中间级和输出级三 部分组成.图 2.5 基本 TTL 与非门电路及 V1 管的等效电路2.2.2 TTL 与非门的工作原理(1) 当 A,B 两端有一个输入为低电平 0.3V 时,V1 的发射结导通,其基 极电压等于输入低电压加上发射结正向压降 . V2,V5 都截止 V3 和 V4 导通 UY≈3.6V 实现了&输入有低,输出为高&的逻辑关系. 2) 当 A,B 两端均输入高电平 3.6V 时,V2,V5 饱和导通,V3 和 V4 均 截止.输出为低电平,即 UY≈0.3V 此时,电路实现了&输入全高,输出为低&的逻辑关系.2.3 其他类型的 TTL 门电路将两个门的输出端并联以实现与逻辑的功能,把这种连接方式称为&线与&. 如果将两个门电路的输出端连接在一起,如图 2.6 所示.当一个门的输出处于高 电平,而另一个门的输出为低电平时,将会产生很大的电流,有可能导致器件损 坏,无法形成有用的线与逻辑关系.图 2.6 推拉式输出级并联的情况2.3.1 集电极开路与非门(OC 门) 集电极开路与非门(集电极开路与非门是将推拉式输出级改为集电极开路的三极管结构, 做成集 ,简称为 OC 门,其电路如图 2.7 电极开路输出的门电路(Open Collector Gate) (a)所示.图 2.7 OC 与非门的电路和图形符号 将 OC 门输出连在一起时,再通过一个电阻接外电源,这样可以实现&线与& 逻辑关系.只要电阻的阻值和外电源电压的数值选择得当,就能做到既保证输出 的高,低电平符合要求,而且输出三极管的负载电流又不至于过大. 而且输出 三极管的负载电流又不至于过大.两个 OC 门并联时的连接方式如图 2.8 所示.图 2.8 OC 门输出并联的接法及逻辑图 在图 2.9 中表示出&线与&电路中 OC 门输出高电平的情况,假定 n 个 OC 门 连接成&线与&逻辑,带 m 个与非门负载.当所有 OC 门都处于截止状态时,&线 与&后输出为高电平.图 2.9&线与&电路中 OC 门输出高电平的情况 OC 门除了可以实现多门的线与逻辑关系外,还可用于直接驱动较大电流的 负载,如继电器,脉冲变压器,指示灯等,也可以用来改变 TTL 电路输出的逻 辑电平,以便与逻辑电平不同的其他逻辑电路相连接. OC 门可以&线与& ,但需要上拉电阻.2.3.2 三态门(TSL 门) 三态门(三态门应用广泛,在 FPGA 的设计中可以直接用代码写出三态门,比较方便.关于 Verilog 建模技巧的资料中有建模方法,有兴趣自己查. 为保持推拉式输出级的优点,还能作线与连接,人们又开发了一种三态与非 门,它的输出除了具有一般与非门的两种状态外,还可以呈现高阻状态,或称开 路状态,禁止状态. 一个简单的三态门的电路如图 2.10(a) 所示, 2.11(b)所示为它的逻辑符号, 图 它是由一个与非门和一个二极管构成的,EN 为控制端,A,B 为数据输入端.图 2.10 三态与非门电路 图 2.10 所示电路中,当 EN=1 时电路为工作状态,所以称为控制端高电平 有效.三态门的控制端也可以是低电平有效,即 EN 为低电平时,三态门为工作 状态; 为高电平时, EN 三态门为高阻状态. 其电路图及逻辑符号如图 2.11 所示.图 2.11 控制端为低电平有效的三态门 三态门的应用比较广泛,下面举例说明三态门的 3 种应用: 作多路开关 信号双向传输 构成数据总线 电路图如图 2.12 所示.图 2.12 三态门三种应用的连接方式2.4 多余输入端的处理FPGA 多余角的处理没有看到相关介绍,个人估计会出现在 FPGA 的 PCB 设计资料上,如果哪位查到,谢谢分享. 在使用集成门电路时, 如果输入信号数小于门的输入端数, 就有多余输入端. 一般不让多余的输入端悬空,以防止干扰信号引入.对多余输入端的处理,以不 改变电路工作状态及稳定可靠为原则. 对于 TTL 与非门, 通常将多余输入端通过 1kΩ的电阻 R 与电源+VCC 相连; 也可以将多余输入端与另一接有输入信号的输入端连接.这两种方法如图 2.34 所示.TTL 与门多余输入端的处理方法和与非门完全相同.图 2.13 TTL 与非门多余输入端的处理方法 对于 TTL 或非门,则应该把多余输入端接地,或把多余输入端与另一个接 有输入信号的输入端相接.这两种方法如图 2.14 所示.TTL 或门多余输入端的 处理方法和或非门完全相同.图 2.14 TTL 或非门多余输入端的处理方法对于 CMOS 电路,多余的输入端必须依据相应电路的逻辑功能决定是接在 正电源 VDD 上(与门,与非门)或是与地相接(或门,或非门) .一般不宜与 使用的输入端并联使用,因为输入端并联时将使前级的负载电容增加,工作速度 下降,动态功耗增加. 这里对基本门电路的介绍很简单,我认为这是不太够用的,有兴趣大家可以 查阅模电教材.另外,如果要设计除具有实用价值的电路,必须学习时序分析和 约束设计.本章内容重在一个概念的建立,不要过多的纠缠细节.3 组合逻辑3.1 导读笔者认为,组合逻辑是数电路中的两大核心部分之一(另一部分是时序逻 辑) .组合逻辑的任务就是完成从输入到输出的变换,它是一种处理型的器件. 各种处理任务都是他完成的.数电教材上说,没有组合逻辑,就算电路规模再大 (例如 RAM)也称不上是电路系统.我认为还是说得很贴切的. 在 FPGA 的设计中, 组合逻辑是一部信号产生的根源之一. 组合逻辑的竞争 冒险也加剧了电路的不稳定性, 在进行 FPGA 的数字系统设计时应该注意. 本章 后面有一部分是 ALU 设计,ALU 有些设计方法设计出的电路不是纯组合逻辑, 在这里对此做一个说明. 本章后一部分主要分类介绍了组合逻辑的建模, 其中主要注重建模方式的介 绍,由于所有的数点资料基本都是基于传统的电路图设计方式分析的.这里借鉴 了分析方法,列出了许多引脚图,这在我们自己建模时是由参考意义的.借鉴千 人的引脚图,模块化设计时我们可以直接写出端口,然后再做详细的 RTL 级设 计. 本章后一部分给出的 ALU 建模方法并不限于介绍的几种(尤其是除法器) , 笔者尽量把 ALU 的建模写全,但是由于水平,精力,时间都有限并未写完整. 其中的乘法器和除法器更是复杂,每一个 ALU 器件的设计方法都可以写本书, 内容非常之多.ALU 是现代 CPU 的一个核心电路,发展已经很成熟了,如果有 兴趣,各位可以继续升入学习.3.2 组合逻辑电路基础 组合逻辑电路基础 3.2.1 组合逻辑电路的基本概念1. 组合逻辑电路的定义 组合逻辑电路是指在任一时刻, 电路的输出状态仅取决于该时刻各输入状态 的组合,而与电路的原状态无关的逻辑电路.其特点是输出状态与输入状态呈即 时性,电路无记忆功能. 2. 组合逻辑电路的描述方法 组合逻辑电路模型如图 3.1 所示.图 3.1 3,竞争冒险 参考数电教材.组合逻辑电路的一般框图3.2.2 组合逻辑电路的分析方法组合逻辑电路的分析一般是根据已知逻辑电路图求出其逻辑功能的过程, 实 际上就是根据逻辑图写出其逻辑表达式,真值表,并归纳出其逻辑功能. 1. 组合逻辑电路的分析步骤 (1) 写出逻辑函数表达式 (2) 化简逻辑函数式 (3) 列真值表 (4) 说明功能3.2.3 组合逻辑电路的设计方法组合逻辑电路设计主要是将客户的具体设计要求用逻辑函数加以描述, 再用 具体的电路加以实现的过程.组合逻辑电路的设计可分为小规模集成电路,中规 模集成电路, 定制或半定制集成电路的设计, 这里主要讲解用小规模集成电路 (即 用逻辑门电路)来实现组合逻辑电路的功能. 1. 组合逻辑电路设计步骤 (1) 列真值表.根据电路功能的文字描述,将其输入与输出的逻辑关系用 真值表的形式列出. (2) 写表达式,并化简.通过逻辑化简,根据真值表写出最简的逻辑函数 表达式. (3) 选择合适的门器件,把最简的表达式转换为相应的表达式. (4) 根据表达式画出该电路的逻辑电路图. (5) 根据逻辑函数写出 RTL 级代码.3.3 常用组合逻辑建模 常用组合逻辑 组合逻辑建模 3.3.1 编码器编码器的定义 把若干位二进制数码 0 和 1,按一定的规律进行编排,组成不同的代码,并 且赋予每组代码以特定的含义,叫做编码.实现编码操作的电路称为编码器. 二进制编码器 实现用 n 位二进制数码对 N (N=2n) 个输入信号进行编码的电路叫做二进制 编码电路.其特点是,任一时刻只能对一个输入信号进行编码,即只允许一个输 入信号为有效电平,而其余信号均为无效电平. 图 3.1 所示电路是实现由 3 位二进制代码对 8 个输入信号进行编码的二进制 编码器,这种编码器有 8 根输入线,3 根输出线,常称为 8/3 线编码器.图 3.2 3 位二进制编码器逻辑图 二-十进制编码器 实现用四位二进制代码对一位十进制数码进行编码的数字电路叫做二-十进 制编码器,简称为 BCD 码编码器.最常见的 BCD 码编码器是 8421BCD 码编码 器,它有 10 根输入线,4 根输出线,常称为 10/4 线编码器.其特点也是任一时 刻只允许对一个输入信号进行编码. 优先编码器 优先编码器在多个信息同时输入时只对输入中优先级别最高的信号进行编 码,编码具有惟一性.优先级别是由编码者事先规定好的.显然,优先编码器改 变了上述两种编码器任一时刻只允许一个输入有效的输入方式, 而采用了允许多 个输入同时有效的输入方式,这正是优先编码器的特点,也是它的优点所在. 图 3.8 为 3 位二进制优先编码器的逻辑图.图 3.3 3 位二进制优先编码器的逻辑图 集成编码器 集成 3 位二进制优先编码器(8/3 线)148 148 主要包括 TTL 系列中的 54/LS148,54/74F148 和 CMOS 系 列中的 54/74HC148,40H148 等.其外引脚排列图如图 3.4 所示.图 3.4 74LS148 引脚 S 为使能输入端,低电平有效,即只有当 S=0 时,编码器才工作.YS 为使 能输出端,当 S=0 允许工作时,如果 YS=0 则表示无输入信号,YS=1 表示有输 入信号, 有编码输出. EX 为扩展输出端, S=0 时, Y 当 只要有编码信号, YEX=0, 则 说明有编码信号输入,输出信号是编码输出;YEX=1 表示不是编码输出. YS 和 S 配合可以实现多级编码器之间优先级别的控制. 3.5 是利用 2 片集 图 成 3 位二进制优先编码器 74LS148 实现一个 16/4 线优先编码器的接线图.图 3.5 有限编码器应用 集成二-十进制优先编码器(10/4 线)147 147 主要包括 TTL 系列中的 54/LS147 和 CMOS 系列中的 54/74HC147,54/74HCT147 和 40H147 等.其外引脚排列图如图 3.6 所示.图 3.6 74LS147 引脚图 其他编码器 个人认为编码方式分类还可分为,其他两种编码器 以下两种,常用与工控系统,我们微电系统也可以借鉴其设计思想 增量式编码器:根据前一时刻的编码值,计算出当前编码相对值. 1,百度百科 http://baike.baidu.com/view/,通信原理(5 版) 樊昌信 P215 差分编码. 绝对式编码器:计算当前编码绝对值,与前一时刻码值无关.1,百度百科 http://baike.baidu.com/view/,通信原理( 版) 樊昌信 P206 脉冲编码调制. (5 最后,我们还可以把比较大型的编码器归为一类.例如 Turbo 码 编码器, JPEG2000 编码器,mp3 编码器等等.这类编码器一般都有专门的 IP 核供应商.3.3.2译码器和数据分配器 译码器和数据分配器将每一组输入的二进制代码&翻译&成为一个特定的输出信号, 用来表示该组 代码原来所代表的信息的过程(编码的逆过程)称为译码.实现译码功能的数字 电路称为译码器. 二进制译码器 将输入的二进制代码翻译成为原来对应信息的组合逻辑电路, 称为二进制译 n n 码器.它具有 n 个输入端,2 个输出端,故称之为 n/2 线译码器. 图 3.7 为 3/8 线译码器的逻辑电路图图 3.7 3/8 线译码器的电路图 二-十进制译码器 二-十进制译码器(又称为 BCD 码译码器)是将输入的每一组 4 位二进制码 翻译成对应的 1 位十进制数.因编码过程不同,即编码时采用的 BCD 码不同, 所以相应的译码过程也不同,故 BCD 码译码器有多种.但此种译码器都有 4 个 输入端,10 个输出端,常称之为 4/10 线译码器. 8421BCD 码译码器是最常用的 BCD 码译码器,图 3.8 所示是其逻辑图.图 3.8 8421BCD 码译码器 应当注意的是,BCD 码译码器的输入状态组合中总有 6 个伪码状态存在. 所用 BCD 码不同,则相应的 6 个伪码状态也不同,8421BCD 码译码器的 6 个伪 码状态组合为 .在设计 BCD 码译码器时,应使电路具有拒绝伪码的 功能,即当输入端出现不应被翻译的伪码状态时,输出均呈无效电平.上面的 8421BCD 码译码器便具有拒绝伪码的功能. 数字显示译码器 用来驱动各种显示器件,从而将用二进制代码表示的数字,文字,符号翻译 成人们习惯的形式直观的显示出来的电路,称为显示译码器. (1)显示器件 数字显示器件的种类很多,按发光物质的不同分为半导体(发光二极管) 显示器,液晶显示器,荧光显示器和辉光显示器等;按组成数字的方式不同,又 可分为分段式显示器,点阵式显示器和字型重叠式显示器等. 点阵式显示器主要用于大屏幕显示器,通常要有计算机控制其显示过程. 目前使用较多的是分段式显示器,其显示方式是通过七段显示器完成 0～9 字符的显示过程. 七段显示器主要有辉光数码管和半导体显示器.半导体显示器使用最多,它 有共阴极和共阳极两种接法,如图 3.9 所示.图 3.9 七段显示器 (2)七段显示译码器 字型重叠式显示器适用于 BCD 码译码器;而分段式显示器显然不适合于前面所述任何一种译码器,需要另外设计合适的译码电路来与分段显示器配合使 用. 七段显示译码器的输入信号为 8421BCD 码,输出信号应该能够驱动半导体 七段显示器相应段发光.对于共阴极七段显示器,待点亮的段应给予高电平驱动 信号,对于共阳极七段显示器,待点亮的段应给予低电平驱动信号. 集成译码器 (1) 3 位二进制译码器(3/8 线)138 138 包括 TTL 系列中的 54/74LS138,54/74S138,54/74ALS138,54/74F138 和 54/74AS138,CMOS 系列中的 54/74HC138,54/74HCT138 和 40H138 等.138 为 3 位二进制译码器,其外引脚排列如图 3.10 所示.图 3.10 74LS138 应注意的是,138 的输入采用原码的形式;而输出采用的却是反码形式. (2) 8421BCD 码译码器(4/10 线)42 此 种 译 码 器 包 含 有 TTL 系 列 的 54/7442 , 54/74LS42 和 CMOS 中 的 54/74HC42,54/74HCT42 及 40HC42 等.其外引脚排列图如图 3.11 示.图 3.11 74LS42 (3) 七段显示译码器 48 48 主要有 TTL 系列中的 74LS48 等.其引脚排列图如图 3.18 所示.逻辑功 能表如表 3.15 所示.图 3.12 七段显示译码器 七段显示译码器 48 与共阴极七段数码管显示器 BS201A 的连接方法如图 3.13 所示.图 3.13 七段显示译码器应用数据分配器 (1) 数据分配器的原理 数据分配器的逻辑功能是, 1 个输入数据传送到多个输出端中的 1 个输出 将 端,具体传送到哪一个输出端,也是由一组选择控制信号确定. 数据分配器的逻辑框图及等效电路如图 3.14 所示.图 3.14 数据分配器的逻辑框图及等效电路 通道地址选择码的位数 n 与数据输出端的数目 m 有如下关系 m=2n (2)数据分配器的实现电路 数据分配器实际上是译码器(分段显示译码器除外)的一种特殊应用.译码器 必须具有&使能端&,且&使能端&要作为数据输入端使用,而译码器的输入端要作 为通道选择地址码输入端,译码器的输出端就是分配器的输出端. 作为数据分配器使用的译码器通常是二进制译码器. 3.15 是将 2/4 线译码 图 器作为数据分配器使用的逻辑图.图 3.152/4 线译码器作为数据分配器其他译码器 与编码器对应,我们可以把比较大型的译码器归为一类.例如 Turbo 码译码 器,JPEG2000 译码器,mp3 译码器等等3.3.3 数据选择器数据选择器 1. 数据选择器的逻辑功能 数据选择器的逻辑功能恰好与数据分配器的逻辑功能相反, 即能从多个输入 数据中选出一个送到输出端.数据选择器的逻辑框图及等效电路如图 3.16 所示.图 3.16 数据选择器的逻辑框图及等效电路 2. 数据选择器的实现电路 数据选择器的主体电路一定是与或门阵列. 数据选择器还有一个十分重要的用途, 即可以用来作为函数发生器实现任意 组合的逻辑函数.图 3.17 数据选择器 用来实现同一逻辑函数的选择器不同,会使电路的输入部分不同.在可能的 情况下, 应尽量选用通道地址码变量个数与所要实现的逻辑函数输入变量的个数 相等或减少一个,从而使实现函数的电路简化. 3.集成数据选择器 (1) 集成双 4 选 1 数据选择器 153 集成双 4 选 1 数据选择器包含有 TTL 系列的 54/LS153, 54/74S153,54/74153 和 CMOS 中的 54/74HC153,54/74HCT153 及 40H153 等. 其外引脚排列图如图 3.18 所示.图 3.18 集成数据选择器 153 (2) 集成 8 选 1 数据选择器 151 集成 8 选 1 数据选择器包含有 TTL 系列的 54/7LS151, 54/74S151, 54/74151 和 CMOS 中的 54/74HC151,54/74HCT151 及 40H151 等.其外引脚排 列图如图 3.27 所示.图 3.19 74LS151 再利用 FPGA 实现数据选择器是常用的是 if……else 语句和 case 语句, 两者 分别对应优先数据选择器和普通数据选择器3.3.4 数值比较器数值比较器定义 具有实现两个二进制数大小的比较,并把比较结果作为输出的数字电路称为 数值比较器. 1 位数值比较器 数值比较器的真值表: A 0 0 B 0 1 L1(A&B) 0 0 L2(A&B) 0 1 L3(A=B) 1 01 10 11 00 00 1根据真值表可写出逻辑表达式:L1 = A B L2 = AB L3 = A B + AB = AB + A Bn 位数值比较器 n 位 数 值 比 较 器 是 比 较 两 个 n 位 二 进 制 数 A(An-1An-2……A0) 和 B(Bn-1Bn-2……B0)大小的数字电路.数值比较器难点主要在多位比较,具体方 法有以下两种 a) 串联扩展型 b) 并联扩展型 具体分析参看康华光和阎石的数电教材相关章节. 集成数值比较器 图 3.20 所示是 4 位数字比较器 85 的外引脚排列图. 的逻辑功能表如表 3.21 85 所示.其中串联输入端 A′&B′,A′&B′,A′=B′是为了扩大比较位数设 置的.当不需要扩大比较位数时,A′&B′,A′&B′接低电平,A′=B′接高 电平.若需扩大比较器的位数时,可用多片连接.图 3.20 用 3 片 85 组成 12 位数值比较器的逻辑电路3.3.5 加法器(减法器) 加法器(减法器)注意:在硬件设计中减法器是用加法器实现的具体分析参见康华光教材 4.4.5 节 P167. 半加器 能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器. 全加器 能对两个 1 位二进制数进行相加并考虑低位来的进位,即相当于对 3 个 1 位二进制数相加,求得和及进位的逻辑电路称为全加器. 如果要进行多位的加法需要多个全加器构成多为全加器, 构成多为全加器的 方法很多,现在介绍如下 级连加法器 级连加法器又叫行波进位加法器,由 1 位全加器串联构成,本级的进位输出 作为下一级的进位输入.这种加法器结构简单,但速度慢,字长为 N 的加法运 算需要 N 一 1 级门延时,延时主要是进位信号级连造成的.所以在需要高性能 的设计中,一般不用这种结构的加法器. 但是在用可编程逻辑器件实现这种加法器时,Xillnx 和 Altera 的器件都为这 种进位逻辑设置了专门的进位链.如果能充分利用这些专有资源,这种加法器在 可编程逻辑器件中也能达到比较高的性能. 并行加法器 又称查找表型加法器,可采用硬件描述语言的运算符直接描述.这种结构预 先将 N 位加法表放在一个查找表中,使用操作数作为地址去访问查找表,得到 的输出数据就是加法值. 例如, 一个 4 位+4 位的加法器可以放到一个 2 × 2 × 5 的查找表中.查找表一般由 RAM 或 ROM 构成,也可由逻辑结构实现. 虽然这种结构的加法器实现起来很容易,并且运算速度快,但耗用资源多, 尤其是当加法运算的位数较宽时,其耗用的资源将会非常大. 超前进位加法器 级连加法器的延时主要是由进位的延时造成的, 因此要加快加法器的运算速 度,就必须减小进位延迟,超前进位链能有效减小进位的延迟.超前进位加法器 的特点是各级进位信号同时产生,大大减少了进位产生的时间.下面以 4 位超前 进位链的推导为例,简要介绍超前进位的概念.首先对 1 位全加器其本位值和与 进位输出表示如下:4 4在这里,我们令 G=ab,P =a+b,则有:由此,可用 G 和 P 来写出 4 位超前进位链如下(设定 4 位被加数和加数为 A 和 B,进位输入C G C 为 in ,进位输出为 out ,进位产生 i= Ai Bi ,进位传输为 Pi = Ai + Bi ):由上面的超前进位链可以看出:各个进位彼此独立产生,将进位级连传播给 去掉了,因此,减小了进位产生的延迟时间.但是,随着加法器位数的增加,进 位 C i 的表达式会越来越长,这样电路结构就会变得越来越复杂.而且受到器件 扇入系数的限制,电路的性能就会下降,所以完全采用并行进位是不可能的. 为此,通常可以采用分组的方法来解决该问题,即把 N 位字长的加法器分 成若干小组(例如 4hit 一组,充分利用 FPGA 四输入 LUT 结构).在组内实现超 前进位,组间既可以用行波进位,也可以采用超前进位.一般情况下,把组内采 用超前进位,组间采用行波进位的加法器称为单级超前进位加法器,把组内组间 都采用超前进位的加法器称为多级超前进位加法器.跳跃进位加法器 参考: 1, 二级进位跳跃加法器的优化方块分配.pdf 2, 快速静态进位跳跃加法器.pdf 3, 基于方块超前进位的快速进位跳跃加法器.pdf 4, 《精通 Verilog HDL 语言编程》15.3 P438 流水线加法器并行加法器速度快, 只有一级门延时, 对于实现 4 位以下的加法器比较合适. 但随着加法器位数的增加, CPLD 中受到逻辑宏单元输入信号数和乘积项资源 在 的限制,在 FPGA 中也受到查找表容量的限制(呈指数级增长),所以我们可以采 用流水线结构来设计加法器. 因为 FPGA 器件的触发器非常丰富, 所以充分利用 触发器资源可大大提高加法器的工作速度.下面将以一个八位加法器为例,讨论 如何进行流水线设计. 设 S=A+B.其中,A=(AI,AII),其中 AI 和 AII 分别代表 A 的高四位和低 四位,同样的方式 B 和 S 也可被表示为 B=(BI,BII),S=(SI,SII),所以加法可 分解为:按上述式子,8 位+8 位加法可以分为下列步骤进行: 1)分别求出部分 SI 和 SII 2)高位部分和 SI 加上低位进位. 经过改进,实现 8 位+8 位加法运算只需 2 个 4 位加法器.用 FPGA 实现时, 查找表的规模减少到 24+4+24+4 +24+1 .在 FPGA 中由于查找表输入线少,往往需要将运算分解为更小的规模进行. CPLD 中实现 4 位+4 位加法器比较容易. 在图 3.21 8 位+8 位 2 级流水线加法器实现加法运算的方法有很多.从资源耗费和速度性能等多方面综合考虑,查 找表加法器比较适合于实现规模较小的加法器, 而规模较大的加法器可以使用流 水线加法器来实现.从速度的角度来讲,流水线结构加法器最优,从资源占用的 角度来讲,级连加法器(又称串行进位加法器)占用资源最少.可以看出,速度(性 能)和资源消耗(开销)始终是一对矛盾体.对于流水线加法器,流水深度同运算速 度在一定程度上是成正比的,然而随着流水深度的增加,连线延迟在总的延迟中 所占的比重越来越大,逻辑延迟所占比重逐渐变小,总的延迟不一定减小,而资 源耗费却直线上升.所以具体要分成几级流水结构来实现,要根据实际项目的需 要进行综合分析.3.3.6 乘法器乘法器是运算处理运算中最基本的设计单元之一. 实现硬件乘法运算主要可 以采用以下几种方法:移位相加,查找表与逻辑树,加法器树和混合乘法器等. 下面以一个 8 位乘法器为例,讨论几种乘法器的优缺点. (1)基本乘法器(移位相加) 移位相加乘法器实现起来相对较简单, 大多数的单片机和微处理器的乘法运 算都采用这种方法.8 位的乘法器只需一个 16 位移位寄存器和一个 16 位加法器 即可实现.移位相加乘法器的最大缺点是速度慢,8 位乘法需要 8 个时钟周期才 能得到结果. (2)查找表与逻辑树乘法器 把乘积放在存储器中,使用操作数作为地址访问存储器,得到的输出数据就 是乘法运算的结果.查找表方式的乘法器的速度只局限于所使用的存储器的速 度,小型乘法器使用这种技术则非常合适.但是随着操作数精度的提高,查询表 变得非常庞大,因此不宜用于位数高的乘法操作.例如,一个 4 位 x4 位的乘法4 4 运算就需要一个 2 × 2 × 9 的查找表来实现.但查找表的规模随着操作数的精度 8 8 提高而迅速扩大, 例如一个 8 位 x8 位的乘法就需要一个 2 × 2 ×17 位的查找表来实现,可见这是个比较庞大的数据. 逻辑树的输出数据的每一位都可以写成所有操作数的逻辑函数. 这种方法的 速度和查找表一样快,但实现起来比较困难,因为乘法器需要很多输入线和乘积 项资源,而逻辑器件的资源不一定能满足乘法器运算的需要.为此,有些研究者 设计了许多种非常复杂的使用乘积项共享的逻辑树来实现乘法器. 逻辑树也可视 为一种精简的查询表,8 位乘法器设计需要 16 个输入.(3)加法器树乘法器 加法器树乘法器(Adder-tree)实际上是由移位相加器和查询表组成, 如图 3.22 所示.图 3.22 加法器树乘法器图中的 8 位 xl 位乘法器可以用 8 个与门实现,最终的移位相加是通过一个 并行的加法器来实现的.加法器树需要的加法器数目等于操作数位数减 1,加法 器精度为操作数位数的 2 倍,需要的与门数等于操作数的平方.8 位乘法器需要 7 个 16 位加法器和 64 个与门.如果采用流水线技术,加法器树乘法运算需要的 时间仅为 1 个时钟周期. 不过,通过仔细观察上面的结构可以发现,其实在进行累加结果时,后面的 几个 16 位加法器还可以进一步减小规模,由此可以得到如图 3 的改进结构.图 3.23 改进后的加法器树乘法器我们可以用 FPGA 内部闲置的片内 RAM 实现高速的乘法器, 但对于大型乘 法器来说,直接进行并不现实.因此,我们需要对它进行变形,以满足我们的要 求,混合乘法器就是一种比较好的方法. (4)混合型乘法器 混合乘法器就是利用查找表做小型乘法器, 然后再利用权值相加做大型乘法 器,结合了&查找表&和&移位相加&两者的优点.例如,8 位乘法器 Y=a*b 可以分解成两个半字节.其中 a 式可以写成:= A1 × 2 4 + A2 , b = B1 × 2 4 + B2 .因此,乘这样就把一个 8x8 乘法运算转化成 4 个 4x4 乘法运算,相对而言,减小了查 找表的尺寸.需要注意的是,这种乘法器最后进行相加运算时,必须对高位乘积 进行加权,对低位乘积高位补 0.另外,可以根据运算精度的要求,舍去最无效 的部分,以节省硬件资源的消耗. 从速度的角度来讲,采用流水线技术的加法器树乘法器最优,从资源占用的 角度来讲,移位累加乘法器占用资源最少.综合考虑,实现规模较小的乘法运算 可以使用查找表乘法器, 规模较大的乘法运算可以使用采用了流水线技术的加法 器树结构乘法器来实现.但要注意,虽然流水深度同运算速度在一定程度上是成 正比的, 但是随着流水深度的增加, 布线延迟在总的延迟中所占的比重越来越大, 逻辑延迟所占比重逐渐变小,总的延迟不一定减小,而资源耗费却会迅速增加. 除了以上设计方案外还有其他设计方案如下: (5)时序乘法器 参考: 1,时序逻辑方式构成的乘法器的 VHDL 设计.pdf 2, 《精通 Verilog HDL 语言编程》16.2 P443 (6)阵列乘法器 参考: 1,数字阵列乘法器的算法及结构分析.pdf 2,一种多功能阵列乘法器的设计方法.pdf 3, 《精通 Verilog HDL 语言编程》16.3 P445 (7)专用乘法器 有限域乘法器(伽罗华域乘法器) 参考: 1,有限域乘法器的设计实现与优化.nh 2, 《精通 Verilog HDL 语言编程》17 P4513.3.7 除法器 除法器阵列除法器 参考: 1, 阵列除法器的 FPGA 实现.pdf时序除法器 参考: 1,浮点数除法器的 FPGA 实现.pdf 2, 《精通 Verilog HDL 语言编程》18.2 P4644 触发器4.1 导读在数字系统中,除了广泛使用数字逻辑门部件输出信号.还常常需要记忆和 保存这些数字二进制数码信息,这就要用到另一个数字逻辑部件:触发器.数字 电路中,将能够存储一位二进制信息的逻辑电路称为触发器(flip-flop) .它是构 成时序逻辑电路的基本单元. 本章主要分析介绍时序电路的基本单元,具体的时序电路设计下一章介绍.4.2 触发器的电路结构及工作原理 4.2.1 基本 RS 触发器(异步 触发器 异步) 异步基本 RS 触发器是构成各种功能触发器的最基本的单元,故称基本触发器. 1.电路结构和工作原理 (1)电路结构 基本 RS 触发器是由两个与非门 G1,G2 交叉耦合构成的. 其逻辑图和逻 辑符号如图 4.1 所示.它与组合电路的根本区别在于,电路中有反馈线.图 4.1 基本 RS 触发器 (2)工作原理 基本 RS 触发器特点如下. ① 触发器的次态不仅与输入信号状态有关,而且与触发器的现态有关. ② 电路具有两个稳定状态,在无外来触发信号作用时,电路将保持原状态 不变. ③ 在外加触发信号有效时,电路可以触发翻转,实现置 0 或置 1. ④ 在稳定状态下两个输出端的状态必须是互补关系,即有约束条件. 还可以用或非门的输入,输出端交叉耦合连接构成置 0,置 1 触发器. 综上所述,基本 RS 触发器具有复位(Q=0) ,置位(Q=1) ,保持原状态 3种功能,R 为复位输入端,S 为置位输入端,可以是低电平有效,也可以是高电 平有效,取决于触发器的结构.4.2.2 同步 RS 触发器在实际应用中, 常需要用一个像时钟一样准确的控制信号来控制同一电路中 各个触发器的翻转时刻,这就要求再增加一个控制端.通常把控制端引入的信号 称为时钟脉冲信号,简称为时钟信号(两 RS 触发器区别在于有无时钟输入) , 用 CP(Clock Pulse) 表示. 1.同步 RS 触发器的电路结构和工作原理 (1)电路结构图 4.2 同步 RS 触发器 (2)逻辑功能分析 同步 RS 触发器的状态转换分别由 R,S 和 CP 控制,其中,R,S 控制状态 转换的方向,即转换为何种次态;CP 控制状态转换的时刻,即何时发生转换. 2. 同步 RS 触发器逻辑功能描述方法 (1) 特性方程 触发器次态 Qn+1 与输入状态 R, 及现态 Qn 之间逻辑关系的最简逻辑表 S 达式称为触发器的特性方程. (2) 驱动表 所谓驱动是指已知某时刻触发器从现态 Qn 转换到次态 Qn+1, 应在输入端 加上什么样的信号才能实现. 驱动表是用表格的方式表示触发器从一个状态变化 到另一个状态或保持原状态不变时,对输入信号的要求. (3) 状态转换图 状态转换图在时序设计中非常重要, 时序电路的算法级设计最重要结果就是 时序图,根据时序图我们可以轻易写出电路的 RTL 级代码. 状态转换图是描述触发器的状态转换关系及转换条件的图形, 它表示出触发 器从一个状态变化到另一个状态或保持原状态不变时,对输入信号的要求.它形 象地表示了在 CP 控制下触发器状态转换的规律. 同步 RS 触发器的状态转换图如图 4.3 所示.图 4.3 同步 RS 触发器的状态转换图 (4) 时序波形图 触发器的功能也可以用输入,输出波形图直观地表现出来.反映时钟脉冲 CP,输入信号 R,S 及触发器状态 Q 对应关系的工作波形图叫时序图.同步 RS 触发器的时序图如图 4.4 所示.图 4.4 同步 RS 触发器的时序图 画 Q 波形时要注意: Q 初始状态没有给定时,可以预先假设. 根据状态表,状态图或特性方程确定次态. 时钟电平控制.在 CP=1 期间接收输入信号,CP=0 时状态保持不变, 与基本 RS 触发器相比,对触发器状态的转变增加了时间控制. 综上所述,描写触发器逻辑功能的方法主要有特性表,特性方程,驱动表, 状态转换图和波形图(又称时序图)等 5 种.它们之间可以相互转换. 3.触发器初始状态的预置 异步置位端和异步复位端, 具有最高的优先级.如图 4.9 所示.图 4.5 同步 RS 触发器(带置位,复位) 4. D 锁存器(双稳态锁存器) 为了解决 R,S 之间有约束的问题,可将同步 RS 触发器接成 D 锁存器的 形式.图 4.6 D 锁存器的逻辑图 5.空翻 对触发器而言,在一个时钟脉冲作用下,要求触发器的状态只能翻转一次. 而同步触发器在一个时钟周期的整个高电平期间(CP=1) 如果 R,S 端输入 , 信号多次发生变化,可能引起输出端状态翻转两次或两次以上,时钟失去控制作 用,这种现象称& 空翻& 现象,如图 4.7 所示.图 4.7 同步 RS 触发器的空翻波形要避免&空翻&现象,则要求在时钟脉冲作用期间,不允许输入信号(R,S) 发生变化;另外,必须要求 CP 的脉宽不能太大,显然,这种要求是较为苛刻的. 由于同步触发器存在空翻问题,限制了其在实际工作中的作用.为了克服该 现象,对触发器电路作进一步改进,进而产生了主从型,边沿型等各类触发器.4.2.3 主从触发器和边沿触发器主从触发器由两级触发器构成, 其中一级直接接收输入信号, 称为主触发器, 另一级接收主触发器的输出信号,称为从触发器.两级触发器的时钟信号互补. 1.主从 JK 触发器 (1)电路结构 如图 4.12 所示, 从整体上看, 该电路上下对称, 它由上, 下两级同步 RS 触 发器和一个非门组成.图 4.8 主从 JK 触发器 (2)工作原理 由此可见,触发器的状态转换分两步完成:CP=1 期间接受输入信号,而状 态的翻转只在 CP 下降沿发生,克服同步 RS 触发器空翻现象. (3)逻辑功能分析 基于主从型 JK 触发器的结构,分析其逻辑功能时只需分析主触发器的功能 即可. J=0,K=0 时,触发器保持原态不变; J=0,K=1 时,触发器置 0; J=1,K=0 时,触发器置 1; J=1,K=1 时,触发器翻转. (4)主从 JK 触发器存在的问题――一次变化现象 如图 4.14 所示,假设触发器的现态 Qn=0,当 J=0,K=0 时,根据 JK 触发 器的逻辑功能应维持原状态不变.但是,在 CP=1 期间若遇到外界干扰,使 J 由 0 变为了 1,主触发器则被置成了 1 状态.当正脉冲干扰消失后,输入又回到 J=K=0,此时主触发器维持已被置成的 1 状态.当 CP 脉冲下降沿到来后,从触发器接收主触发器输出,状态变为 1 状态,而不是维持原来的 0 状态不变.图 4.9 主从 JK 触发器的一次翻转 2.边沿触发器 边沿触发器不仅将触发器的触发翻转控制在 CP 触发沿到来的一瞬间, 而且 将接收输入信号的时间也控制在 CP 触发沿到来的前一瞬间.因此,边沿触发器 既没有空翻现象,也没有一次变化问题,从而大大提高了触发器工作的可靠性和 抗干扰能力. 个人理解:边沿触发的是触发器,电平触发(本文中也叫触发器)是锁存器. 基于 FPGA 的电路设计尽可能避免锁存器,善用触发器(D). (1)电路结构与工作原理图 4.10 D 触发器的逻辑图 综上所述,该触发器是在 CP 上升沿前接受输入信号,上升沿时触发翻转, 上升沿后输入即被封锁,即该触发器接受输入数据和改变输出状态均发生在 CP 的上升沿,因此称其为边沿触发方式.由于其完成的是 D 型触发器的逻辑功能, 因而称边沿触发的 D 触发器. 逻辑功能描述 D 触发器的特性方程为:Qn+1=D,由于它的新状态就是前一时该输入状态, 故又称此触发器为数据触发器或延迟触发器. 状态转换图如图 4.11 所示图 4.11 D 触发器状态转换图4.3 触发器的功能分类及相互转换 4.3.1 触发器的功能分类从前几节的分析可以看出,触发器信号输入的方式不同(有单端输入的,也 有双端输入的) ,触发器的状态随输入信号翻转的规律也不同,因此,它们的逻 辑功能也不完全一样. 1.按照逻辑功能分类 按照逻辑功能的不同特点,通常将时钟控制的触发器分为 RS,JK,D,T 4 种类型. 如果将 JK 触发器的 J 和 K 相连作为 T 输入端就构成了 T 触发器,如图 4.12 所示.图 4.12 用 JK 触发器构成的 T 触发器 2.按照电路结构分类 触发器按照电路结构不同,可以分为基本 RS 触发器,同步触发器,主从型 触发器,边沿触发器等几种类型.触发器的电路结构不同,其触发翻转方式和工 作特点也不相同. 具有某种逻辑功能的触发器可以用不同的电路结构实现, 同样, 用某种电路结构形式也可以构造出不同逻辑功能的触发器.4.3.2 不同类型时钟触发器的相互转换更多的触发器的详细介绍参看清华和华工版数电教材. 触发器按功能分有 RS,JK,D,T,T′ 5 种类型,但最常见的集成触发器 是 JK 触发器和 D 触发器(据我所知:FPGA 设计中更常见) .T,T′触发器没 有集成产品,需要时,可用其他触发器转换成 T 或 T′触发器.JK 触发器与 D 触发器之间的功能也是可以互相转换的.所谓逻辑功能的转换,就是将一种类型 的触发器,通过外接一定的逻辑电路后转换成另一类型的触发器.触发器类型转 换的示意图如图 4.13 所示.图 4.13触发器类型转换示意图转换步骤为: ① 写出已有触发器和待求触发器的特性方程. ② 变换待求触发器的特性方程,使之形式与已有触发器的特性方程一致. ③ 比较已有触发器和待求触发器的特性方程,根据两个方程相等的原则求 出转换逻辑. ④ 根据转换逻辑画出逻辑电路图. 1.从 JK 触发器转换成其他功能的触发器 (1)从 JK 型到 D 型的转换 (2)从 JK 型到 T(T′)型的转换 (3)从 JK 触发器到 RS 触发器转换图 4.14 JK 触发器转换成其他功能的触发器 2. D 触发器转换成其他功能的触发器 实际在 FPGA 的设计中 D 触发器是最多的,需要其他触发器可以用 D 触发 器转换. (1)从 D 型到 JK 型的转换 (2)从 D 型到 T 型的转换 (3)从 D 型到 T′型的转换图 4.22D 触发器转换成其他功能的触发器5 时序逻辑电路5.1 导读当前所有的数字系统设计几乎都离不开时序电路设计, 一个电路的时序设计 可以说是设计的核心任务.本章介绍了一些较为基本的时序电路的建模方法,其 实这些时序电路也可以用状态机来设计.不用状态机的原因是它们太简单,杀鸡 焉用牛刀?所以时序设计不是很可怕,时序功能的实现不难,学好状态机设计绝 对可以胜任.但是要设计出高质量的时序电路还是需要长期的努力的,学会一些 基本的时序电路可以为大家建立起可综合的概念. 当大家基本对什么样的代码可 以综合有了一点感觉,就可以说是入门了,所以好好干吧(^_^)5.2 时序逻辑电路的基本概念 5.2.1 时序逻辑电路的结构及特点时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号, 还与电路 的原状态有关,触发器就是最简单的时序逻辑电路,时序逻辑电路中必须含有存 储电路.时序电路的基本结构如图 5.1 所示,它由组合电路和存储电路两部分组 成.图 5.1 时序逻辑电路框图 时序逻辑电路具有以下特点: (1)时序逻辑电路通常包含组合电路和存储电路两个组成部分,而存储电 路要记忆给定时刻前的输入输出信号,是必不可少的. (2)时序逻辑电路中存在反馈,存储电路的输出状态必须反馈到组合电路 的输入端,与输入信号一起,共同决定组合逻辑电路的输出. 2.时序逻辑电路的分类 (1)按时钟输入方式时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类. 同步 时序电路中,各触发器受同一时钟控制,其状态转换与所加的时钟脉冲信号都是 同步的;异步时序电路中,各触发器的时钟不同,电路状态的转换有先有后.同 步时序电路较复杂,其速度高于异步时序电路. 笔者认为此处有误: 原以为异步是没有时钟及多时钟的电路,但是看这里的意思好像是,不同的 寄存器组用不同的时钟,电路是必有时钟的. 笔者认为这是不全面的,异步电路是电路的一切动作(包括输出,状态转变 等)不是位于系统时钟的有效沿,异步的概念大于这里的异步. 另外,笔者有一个疑问:为何异步设计会简单?时钟多了应该是更不好设计 了啊? (2)按输出信号的特点 根据输出信号的特点可将时序电路分为米里(Mealy)型和摩尔(Moore) 型两类.米里型电路的外部输出 Z 既与触发器的状态 Qn 有关,又与外部输入 X 有关.而摩尔型电路的外部输出 Z 仅与触发器的状态 Qn 有关,而与外部输入 X 无关. (3)按逻辑功能 时序逻辑电路按逻辑功能可划分为寄存器,锁存器,移位寄存器,计数器和 节拍发生器等. 3.时序逻辑电路的逻辑功能描述方法 描述一个时序电路的逻辑功能可以采用逻辑方程组(驱动方程,输出方程, 状态方程) ,状态表,状态图,时序图等方法.这些方法可以相互转换,而且都 是分析和设计时序电路的基本工具.5.3 时序逻辑的设计 5.3.1 同步时序逻辑电路的设计步骤 同步时序逻辑电路的设计步骤1.同步时序逻辑电路的设计步骤(这是传统的设计步骤,现代设计都是基于 硬件描述语言的.第 2,3,4,5 个框图可以由 EDA 自动完成,最后一个也可以 ) 部分由 EDA 工具完成.实际工作中,只要能完成第一步就行了. 设计同步时序电路的一般过程如图 5.2 所示.图 5.2同步时序电路的设计过程5.3.2 时序电路通用设计方法三个字:状态机状态机可以完成所有时序电路的设计, 一个电路只要是时序电路就必然可以 用状态机设计.具体设计方法参见我的《工作报告(时序设计&状态机).doc》 .5.3 时序逻辑建模 时序逻辑 逻辑建模能够暂存数码(或指令代码)的数字部件称为寄存器.寄存器根据功能可分 为数码寄存器和移位寄存器两大类. 以下电路的建模中我给出了许多引脚图,其实时序电路的设计中,我们设计 的方法没有这么复杂.我们知道了外部端口(引脚图)后,利用不同代码结构就 可以轻易地描述出内部的结构, 所以只有引脚图对我们自己建模有比较大的实用 价值.下面基本的时序器件给出了详细的分析,如果我们要用流水线或则对硬件 的性能有极高的要求,我们还是得从底层建模的,这时候我们只有用基本时序器 件去搭建电路了. 另外,当电路的时序关系过于复杂,例如系统的控制电路,我们不太好只写 描述出时序.记住,我们可以用状态机哦!具体设计方法参见我的《工作报告(时序设计&状态机).doc》.5.3.1 数码寄存器寄存器要存放数码,必须要存得进,记得住,取得出.因此寄存器中除触发 器外,通常还有一些控制作用的门电路相配合. 图 5.3 为由 D 触发器组成的 4 位数码寄存器.在存数指令(CP 脉冲上升沿) 的作用下,可将预先加在各 D 触发器输入端的数码,存入相应的触发器中,并 可从各触发器的 Q 端同时输出,所以称其为并行输入,并行输出的寄存器.图 5.34 位数码寄存器数码寄存器的特点是: (1)在存入新数码时能将寄存器中的原始数码自动清除,即只需要输入一 个接收脉冲,就可将数码存入寄存器中――单拍接收方式的寄存器. (2)在接收数码时,各位数码同时输入,而各位输出的数码也同时取出, 即并行输入,并行输出的寄存器. (3)在寄存数据之前,应在 RD 端输入负脉冲清零,使各触发器均清零.5.3.2 移位寄存器1.单向移位寄存器 由 D 触发器构成的 4 位右移寄存器如图 5.4 所示.CR 为异步清零端.左边 触发器的输出接至相邻右边触发器的输入端 D, 输入数据由最左边触发器 FF0 的 输入端 D0 接入.图 5.4 D 触发器组成的 4 位右移寄存器 除用 D 触发器外,也可用 JK,RS 触发器构成寄存器,只需将 JK 或 RS 触 发器转换为 D 触发器功能即可.但 T 触发器不能用来构成移位寄存器.图 5.5 D 触发器组成的 4 位双向左移寄存器 2.双向移位寄存器 双向移位寄存器电路结构如图 5.5 所示,将右移寄存器和左移寄存器组合起 来,并引入控制端 S 便构成既可左移又可右移的双向移位寄存器.5.3.3 锁存器1.锁存器原理 锁存器又称自锁电路,是用来暂存数码的逻辑部件,如图 5.6 所示是一位锁 存器逻辑电路图,它与触发器的区别是:当使能信号到来时,输出随输入数码变 化(相当于输出直接接到输入端) ;当使能信号结束时,输出保持使能信号跳变 时的状态不变.图 5.6 一位锁存器逻辑电路图 2.锁存器集成电路介绍 75 是 4 位锁存器, 它包括 TTL 系列中的 54/7475 , 54/74LS75 和 CMOS 系 列中的 54/74HC75,54/74HCT75 等.其外引脚排列图如图 5.7 所示.图 5.7 4 位锁存器 75 外引脚排列图 基于 FPGA 的设计没必要记住这些芯片, 锁存器都是编写代码实现的. 另外, 其实在电路中是要避免锁存器的,具体原因可以参看相关 Verilog 设计技巧的文 档和书籍.5.3.4 寄存器集成电路介绍1.集成移位寄存器 74194 集成移位寄存器 74194 如图 5.8 所示.图 5.8 集成移位寄存器 74194 2.集成移位寄存器的应用 移位寄存器除了具有寄存数码和将数码移位的功能外, 还可以构成各种计数 器和分频器.图 5.24 所示为 4 位右移寄存器构成的环形计数器.图 5.6环形计数器图 5.7 环形计数器时序图图 5.8用 74194 构成的环形计数器图 5.9 用 74194 构成的扭环形计数器5.3.5 计数器能累计输入脉冲个数的时序部件叫计数器.计数器不仅能用于计数,还可用 于定时,分频和程序控制等. 计数器按计数进制可分为二进制计数器和非二进制计数器; 按数字的增减趋 势可分为加法计数器,减法计数器和可逆计数器;按计数器中各触发器翻转是否 与计数脉冲同步可分为同步计数器和异步计数器. 实际在基于 FPGA 的计数器设计中没有这么复杂, 直接利用算术运算就可以 完成计数器建模,这里为保证学习的连贯性还是介绍如下. 二进制计数器 1.异步二进制计数器 注意: 以下设计的计数器在 FPGA 中式绝对禁止的! 前级的输出是后级的时 钟输入!时钟是时需设计中最重要的信号,必须保证绝对的干净! (没有非预期 的延时,毛刺等)而 FPGA 中除了全局时钟外的所有信号都是有延时的,这会给 电路带来不稳定,为了改进我们可以吧前级输出接到后级的使能端.具体分析, 参见 Xilinx 的 XST.pdf 文档的第二章相关部分. 以 3 位二进制加法计数器为例,逻辑图如图 5.10 所示.图 5.10JK 触发器构成的 3 位异步二进制加法计数器图 5.11二进制加计数器的时序图图 5.10状态图图 5.11二进制减法计数器状态图图 5.12 上升沿触发的二进制减法计数器时序图 2.同步二进制计数器 (1)同步二进制加法计数器 由 4 个 JK 触发器组成的 4 位同步二进制加法计数器的逻辑图如图 5.13 所示, 图中各触发器的时钟脉冲同时接计数脉冲 CP,因而这是一个同步时序电路.图 5.134 位同步二进制加法计数器的逻辑图由逻辑图知,各触发器的驱动方程分别为 J0=K0=1 J1=K1=Q0 J2=K2=Q0Q1 J3=K3=Q0Q1Q2图 5.14 4 位同步二进制加法计数器的时序图 (2)同步二进制可逆计数器图 5.15 二进制可逆计数器的逻辑图 当加/减控制信号 X=1 时,FF1～FF3 中的各 J,K 端分别与低位各触发器的 Q 端相连,作加法计数;当加/减控制信号 X=0 时,FF1～FF3 中的各 J,K 端分 别与低位各触发器的 Q 端相连,作减法计数,实现了可逆计数器的功能. 十进制计数器 1. 8421BCD 码同步十进制加法计数器图 5.16 所示为由 4 个下降沿触发的 JK 触发器组成的 8421BCD 码同步十 进制加法计数器的逻辑图.它是在同步二进制加法计数器的基础上修改而成的.图 5.16 8421BCD 码同步十进制加法计数器的逻辑图 (1)写出驱动方程 (2)写出 JK 触发器的特性方程 (3)作状态转换表 (4)作状态图及时序图 (5)检查电路能否自启动图 5.178421BCD 同步十进制加法计数器的状态图图 5.18 同步十进制加法计数器时序图 2. 8421BCD 码异步十进制加法计数器 异步十进制计数器的逻辑电路图如图 5.40 所示,从图中可见,各触发器的 时钟脉冲端不受同一脉冲控制,各个触发器的翻转除受 J,K 端控制外,还要看 是否具备翻转的时钟条件,因此分析起来较复杂. 集成计数器介绍集成计数器种类很多,有同步的,也有异步的.集成计数器功能比较完善, 一般设有更多的附加功能,适用性强,使用也更方便. 1.异步集成计数器 74290 二- 五- 十进制异步加法计数器 74290 的电路结构如图 5.41 所示.图 5.19 8421BCD 码异步十进制加法计数器的逻辑图 逻辑功能示意图和引脚图如图 5.20 所示.图 5.2074290 的逻辑功能示意图和引脚图2. 74290 的应用 74290 通过输入输出端子的不同连接,可组成不同进制的计数器.图 5.43～ 图 5.45 分别是用 74290 组成的二进制,五进制和十进制计数器(箭头示出信号 的输入输出端) .图 5.21 二进制计数器图 5.22五进制计数器图 5.23 8421BCD 十进制计数器 利用反馈复位使计数器清零从而跳过无效状态构成所需进制计数器的方法, 称为反馈复位法或反馈清零法.当计数长度较长时,可将集成计数器级联起来使 用. 3.同步集成计数器 74161 集成芯片 74161 是同步的可预置 4 位二进制加法计数器. 5.48 分别是它 图 的逻辑电路图和引脚图.图 5.2474161 的逻辑功能示意图和引脚图4. 74161 的应用 74161 是集成同步 4 位二进制计数器,也就是模 16 计数器,用它可构成任 意进制计数器.实现的方法有反馈复位法和反馈预置法. 节拍脉冲发生器 节拍脉冲发生器就是用来产生在时间上有的先后顺序脉冲的一种时序电路, 有时也称顺序脉冲发生器.常见的顺序脉冲发生器有计数型和寄存器型两种. 1.计数型顺序脉冲发生器 图 5.23 所示电路是计数型顺序脉冲发生器.它由计数器和译码器两部分组成.三个触发器 FF2,FF1,FF0 组成异步 3 位二进制加法计数器,8 个与门组成 3～8 线译码器.前者是时序电路,后者是组合电路.图 5.23 节拍脉冲发生器逻辑图 只要在计数器的输入端 CP 加入固定频率的脉冲, 便可在 P0～P7 端依次得到 输出脉冲信号,其波形如图 5.55 所示.图 5.24 节拍脉冲发生器逻辑图 2.特殊计数器型顺序脉冲发生器 将移位寄存器的输出通过一定方式反馈到串行输入端, 可构成移位寄存器型 计数器,由此可以组成移位寄存器型顺序脉冲发生器.例如在介绍寄存器集成电 路时所学的环形脉冲计数器,扭环形计数器(约翰逊计数器)等.这种方案的优 点是结构比较简单,从根本上消除竞争冒险(利用特殊码字可以消除竞争冒险) . 缺点是使用的触发器数目比较多,同时还必须采用能自启动的反馈逻辑电路.6 总结数字电路的基本模块主要可以分为:组合逻辑,时序逻辑,算术运算(ALU) 组合逻辑 编码器:普通编码器,先编码器,增量式编码器,对式编码器,专用编码器 译码器:变量译码器,显示译码,专用译码器,数据分配器 数据选择器:普通数据选择器,优先数据选择器 数值比较器:1bit 比较器,串联扩展型,并联扩展型 时序逻辑 锁存器:SR 锁存器,D 锁存器 触发器:D 触发器,JK 触发器,SR 触发器,T 触发器 移位寄存器:通用移位寄存器,桶形移位寄存器,循环移位寄存器,线性反馈移位寄存器 计数器:二进制计数器,非二进制计数器,基本环形计数器,扭环形计数器 算术运算(ALU) 加法器(减法器) :半加器,全加器,串行进位加法器(行波加法器) ,超前进位加法器,跳 跃进位加法器 乘法器:基本乘法器,时序乘法器,阵列乘法器,专用乘法器 除法器:二进制恢复除法器,时序除法器,专用除法器
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