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到底选择实时采样还是等效时间采样？
顺应市场需求 捷多邦推出一站式服务新模式
实时技术到底有什么意义?很明显，Windows并不是一种实时操作系统。许多人认为，如果应用软件要成为实时软件，那么它必须进行汇编。这是我最近一次客户拜访谈话的主题，首先它起于对软件的讨论，后来转到示波器上。现在的问题是，什么时候应该使用实时示波器?什么时候等效时间示波器是更好的选择?我认为，这个问题值得注意。
尽管有大量的不同的采样技术实现方案，但当前数字示波器采用两种基本采样方法：实时采样和等效时间采样。等效时间采样可以进一步分成两个小类：随机等效时间采样和顺序等效时间采样。每种方法都有不同的优势，具体要视进行的测量类别而定。
实时采样特别适合频率范围不到示波器最大采样率一半的信号。在这种情况下，示波器可以在波形的一次&扫描&中采集远远足够的样点，构建准确的图像，如下面图1所示。实时采样是使用数字示波器捕获快速信号、单次信号、瞬态信号的唯一方式。&实时&带宽与采样率的关系为：带宽=采样率/2.5。
图1：实时采样模式从一个触发事件采集一个记录中的所有点。
[图示内容：]
Waveform Constructed with Record Points: 使用多个记录点构建的波形
Sampling Rate: 采样率
在测量高频信号时，示波器可能不能在一次扫描中收集足够的样点。可以使用等效时间采样，准确地采集频率超过采样率/2.5的信号。等效时间采样通过从每次重复中捕获少量信息，构建重复信号的图像，如下面图2所示。波形缓慢构建，象一串灯一样，一个接一个地亮起。示波器可以准确地捕获频率成分远远高于示波器采样率的信号。
图2：等效时间采样模式在多个触发后采集波形点。这个实例显示了等效时间采样的随机采样方法。
[图示内容：]
Waveform Constructed with Record Points: 使用多个记录点构建的波形
1stAcquisition Cycle: 第一个采集周期
2nd Acquisition Cycle: 第二个采集周期
3rd Acquisition Cycle: 第三个采集周期
nth Acquisition Cycle: 第n个采集周期
从技术上说，生成非常短、非常精确的&Dt&要比随机采样器要求的准确测量样点相对于触发点的垂直位置和水平位置更容易。这个精确测量的延迟为顺序采样器提供了更好的时间分辨率。
最后，我们对照比较一下实时示波器和采样示波器：
实时示波器
- 只要求一次触发，可以在&single-shot&(单次)模式下捕获信号
- 电压输入范围更高(5V，而等效时间示波器为1 V)
- 长存储深度，适合进行调试(例如，可以观察相邻数据点中的瞬态事件)
采样示波器
- 实时示波器拥有高达30+ GHz的带宽，但采样示波器的带宽更高，达70+ GHz
- 噪声/抖动本底更低(低于200 ps rms)
- 适合进行检定。例如，TDR(时域反射计)等拥有重复性特点的应用
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在现代电子测量、通讯系统以及生物医学等领域，经常涉及对进行和存储，以便计算机进一步进行数据处理。为了对高速模拟信号进行不失真采集，根据奈奎斯特定理，采样频率必须为信号频率的2倍以上，但在电阻抗多频及参数成像技术中正交序列数字解调法的抗噪性能对信号每周期的采样点数决定，采样点数越多，抗噪性能越高。当采样信号频率很高时，为了在被采样信号的一周期内多采样，就需要提高采样时钟的频率，但是由于系统的ADC器件时钟速率并不能达到要求的高频速率或者存储处理速度等不能满足要求因此我们可以采用低速ADC器件通过来对宽带模拟信号进行数据采集从而使系统易于实现。
1等效时间采样原理
等效时间采样技术是把周期性或准周期性的高频、快速信号变换为低频的慢速信号。在电路上只对取样前的电路具有高频的要求，大大降低采样变换后的信号处理、显示电路对速度的要求，简化了整个系统的设计难度。等效时间采样分为顺序采样（sequential equivalent sampling）、随机采样（random equivalent sampling）以及结合这两种方式的混合等效采样（compound equivalent sampling）。在文献[3]、[4]中分别介绍了两种硬件实现的等效时间采样中的顺序采样。
下面我将介绍等效时间采样中的混合时间采样，对于周期性信号的等效时间采样如图1（a）所示。
在第一周期中的横轴（时间）的第2与第6处的时钟上升沿对模拟信号进行采样，图中的箭头表示采样时刻。在一个周期中可以采集两个点，紧接着在第二个周期横轴的第11与第15处的时钟上升沿对模拟信号进行采样。为了方便观察在此将第一至第五周期的波形纵向排列。可以看到第二周期比第一周的采样点距离各自周期起始点的时间晚了一个时钟周期。第三周期比第二周的采样点距离第三周期起始点的时间晚了一个时钟周期。在第四周期进行采样时我们可以发现第二个采样点已经进入第五周期。如果我们在第五周期周试图继续用以上方式进行采样即第五周期比第四周的采样点距离起始点的时间晚一个时钟周期，那么我们会发现在第五周期的采样起始点采样到的值重复了第一周期采样到的数值。所以此时我们可以终止采样那么我们就得到了如图1中的第6个波形示意图所表示的在一个周期的正弦波形中采到的8个数据点。
在文献[5]中给出了等效时间采样中每个周期可以采集多个点时的理论依据，在文献[6]中给出了等效时间采样中每个周期可以采集单个点时的理论依据。
我们通过将高频时钟进行分频已达到或者接近满足处理速度时钟要求。在图1（b）中幅度最小的时钟信号为采样时钟。由图1（b）可以很清楚的看到分频后的时钟波形，分频后的时钟波形在时钟的上升沿对信号进行采样，那么就会得到如图1（a）中所表示的等效时间采样。
图1等效时间采样示意图
2基于的等效时间采样实现
2.1系统硬件实现框图
系统的总体框图如图2，FPGA控制的等效采样时钟连接到ADC器件的时钟部分，ADC器件在时钟的控制下对宽带模拟信号进行采样，采集到的数据传送到FPGA中的FIFO，FPGA再将FPGA中FIFO的数据传递到USB中的FIFO，然后USB将USB中FIFO数据推送到计算机，计算机对接收到的数据进行重构处理。对于信号周期的获取，在电阻抗多频及参数成像技术中采集信号的周期是由发送信号的周期决定，而对于其他复杂周期信号的周期获得可以通过所采用的方法获得。
图2系统方案框图
2.2等效时间采样时钟的程序实现
图3展示了基于FPGA生成的等效时间采样模块的输入端口与输出端口。其中CLK表示高频时钟的输入，RESET表示的是复位输入端，FREN_CON表示的是分频控制输入用于控制高频时钟的分频数，SANM_CONT表示的是模拟信号的周期包含多少个高频时钟信号的波形，CLK_ADC_OUT表示的是输出时钟端口，此端口连接到模数转换器件（ADC）的时钟输入端口。
图3等效时间采样模块图
以下是实现等效时间采样所需时钟的代码：
SIGNAL SAMP_CONTS：STD_LOGIC_VECTOR（11
DOWNTO 0）：=（OTHERS=&'0'）；
SIGNAL ADC_CLK_BANK：STD_LOGIC_VECTOR（11
DOWNTO 0）：=（OTHERS=&'0'）；
SIGNAL CLK_CNT ：INTEGER RANGE 0 TO 5000：=0；
SIGNAL CLK_TANK：STD_LOGIC：='0'；
SIGNAL EN ：STD_LOGIC：='1'；
PROCESS（CLK，RESET）
IF RESET='1' THEN EN'0'）；
SAMP_CONTS'0'）；
图4中的波形仿真是以模拟信号的一周期等于8个CLK时钟周期，CLK_ADC_OUT是对CLK进行4分频且分频后的时钟占空比为50%为假设的。1号箭头指向的时钟上升沿标志着第一周期结束，上升沿之后进入第二周期。同理，2号箭头所指时钟的上升沿标志着第二周期的结束，上升沿之后标志着进入第三周期。
图4波形仿真
在第一个周期中从CLK的第一个上升沿开始计时同时对CLK进行分频可以得到CLK_ADC_OUT时钟信号，在第一周期中在CLK的第二个上升沿CLK_ADC_OUT电平翻转（存在延时），在第二周期中在第三个上升沿CLK_ADC_OUT电平翻转，在第三个周期中在CLK的第四个上升沿CLK_ADC_OUT电平翻转。可以看出波形仿真图是对图1（a）、（b）两图表达时钟的实现。在这里应该注意到，在第一周期中虽然也有8个CLK的上升沿，但是并没有表示出如1号箭头所指CLK时钟上升沿之后与第二周期第一个CLK时钟上升沿之间的波形。
本文介绍了等效时间采样的基本原理、系统实现的具体方案。等效时间采样技术实现了利用低速的ADC器件对宽带模拟信号的采集，降低了系统对ADC器件的要求以及系统实现的复杂度。本文介绍的等效时间采样技术由于使用了FPGA采样技术，使得在被采样信号的一个周期中相较于一个周期仅能采集一个点的顺序等效时间采样有很大的提高，并且可以控制被采集信号一个周期中的采集点数从而可以根据后续器件处理速度实现控制采样。通过FPGA实现等效采样时间，降低了系统实现的复杂度，同时可以十分方便的对代码进行修改使系统的调试更加简便。
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示波器的采样率和存储深度
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示波器的采样率和存储深度
带宽、采样率和存储深度是数字示波器的三大关键指标。相对于工程师们对示波器带宽的熟悉和重视，采样率和存储深度往往在示波器的选型、评估和测试中为大家所忽视。这篇文章的目的是通过简单介绍采样率和存储深度的相关理论结合常见的应用帮助工程师更好的理解采样率和存储深度这两个指针的重要特征及对实际测试的影响，同时有助于我们掌握选择示波器的权衡方法，树立正确的使用示波器的观念。
在开始了解采样和存储的相关概念前，我们先回顾一下数字存储示波器的工作原理。
数字存储示波器的原理组成框图
输入的电压信号经耦合电路后送至前端放大器，前端放大器将信号放大，以提高示波器的灵敏度和动态范围。放大器输出的信号由取样/保持电路进行取样，并由A/D转换器数字化，经过A/D转换后，信号变成了数字形式存入内存中，微处理器对内存中的数字化信号波形进行相应的处理，并显示在显示屏上。这就是数字存储示波器的工作过程。
采样、采样速率
我们知道，计算机只能处理离散的数字信号。在模拟电压信号进入示波器后面临的首要问题就是连续信号的数字化（模/数转化）问题。一般把从连续信号到离散信号的过程叫采样（sampling）。连续信号必须经过采样和量化才能被计算机处理，因此，采样是数字示波器作波形运算和分析的基础。通过测量等时间间隔波形的电压幅值，并把该电压转化为用八位二进制代码表示的数字信息，这就是数字存储示波器的采样。采样电压之间的时间间隔越小，那么重建出来的波形就越接近原始信号。采样率（sampling
rate）就是采样时间间隔。比如，如果示波器的采样率是每秒10G次（10GSa/s），则意味着每100ps进行一次采样。
图2 示波器的采样
根据Nyquist采样定理，当对一个最高频率为f 的带限信号进行采样时，采样频率SF必须大于f 的两倍以上才能确保从采样值完全重构原来的信号。这里，f 称为Nyquist频率，2 f 为Nyquist采样率。对于正弦波，每个周期至少需要两次以上的采样才能保证数字化后的脉冲序列能较为准确的还原始波形。如果采样率低于Nyquist采样率则会导致混迭（Aliasing）现象。
图3 采样率SF&2 f ，混迭失真
图4和图5显示的波形看上去非常相似，但是频率测量的结果却相差很大，究竟哪一个是正确的？仔细观察我们会发现图4中触发位置和触发电平没有对应起来，而且采样率只有250MS/s，图5中使用了20GS/s的采样率，可以确定，图4显示的波形欺骗了我们，这即是一例采样率过低导致的混迭（Aliasing）给我们造成的假像。
250MS/s采样率的波形显示
20GS/s采样的波形显示
因此在实际测量中，对于较高频的信号，工程师的眼睛应该时刻盯着示波器的采样率，防止混迭的风险。我们建议工程师在开始测量前先固定示波器的采样率，这样就避免了欠采样。力科示波器的时基（Time Base）菜单里提供了这个选项，可以方便的设置。
由Nyquist定理我们知道对于最大采样率为10GS/s的示波器，可以测到的最高频率为5GHz，即采样率的一半，这就是示波器的数字带宽，而这个带宽是DSO的上限频率，实际带宽是不可能达到这个值的，数字带宽是从理论上推导出来的，是DSO带宽的理论值。与我们经常提到的示波器带宽（模拟带宽）是完全不同的两个概念。
那么在实际的数字存储示波器，对特定的带宽，采样率到底选取多大？通常还与示波器所采用的采样模式有关。
当信号进入DSO后，所有的输入信号在对其进行A/D转化前都需要采样，采样技术大体上分为两类：实时模式和等效时间模式。
实时采样（real-time sampling）模式用来捕获非重复性或单次信号，使用固定的时间间隔进行采样。触发一次后，示波器对电压进行连续采样，然后根据采样点重建信号波形。
等效时间采样（equivalent-time sampling），是对周期性波形在不同的周期中进行采样，然后将采样点拼接起来重建波形，为了得到足够多的采样点，需要多次触发。等效时间采样又包括顺序采样和随机重复采样两种。使用等效时间采样模式必须满足两个前提条件：1.波形必须是重复的；2.必须能稳定触发。
实时采样模式下示波器的带宽取决于A/D转化器的最高采样速率和所采用的内插。即示波器的实时带宽与DSO采用的A/D和内插算法有关。
这里又提到一个实时带宽的概念，实时带宽也称为有效存储带宽，是数字存储示波器采用实时采样方式时所具有的带宽。这么多带宽的概念可能已经看得大家要抓狂了，在此总结一下：DSO的带宽分为模拟带宽和存储带宽。通常我们常说的带宽都是指示波器的模拟带宽，即一般在示波器面板上标称的带宽。而存储带宽也就是根据Nyquist定理计算出来的理论上的数字带宽，这只是个理论值。
通常我们用有效存储带宽（BWa）来表征DSO的实际带宽,其定义为：BWa=最高采样速率 / k，最高采样速率对于单次信号来说指其最高实时采样速率，即A/D转化器的最高速率；对于重复信号来说指最高等效采样速率。K称为带宽因子，取决于DSO采用的内插算法。DSO采用的内插算法一般有线性（linear）插值和正弦（sinx/x）插值两种。K在用线性插值时约为10，用正弦内插约为2.5，而k=2.5只适于重现正弦波，对于脉冲波，一般取k=4,此时，具有1GS/s采样率的DSO的有效存储带宽为250MHz。
图6 不同插值方式的波形显示
内插与最高采样率之间的理论关系并非本文讨论的重点。我们只须了解以下结论：在使用正弦插值法时，为了准确再显信号，示波器的采样速率至少需为信号最高频率成分的2.5倍。使用线性插值法时，示波器的采样速率应至少是信号最高频率成分的10倍。这也解释了示波器用于实时采样时，为什么最大采样率通常是其额定模拟带宽的四倍或以上。
在谈完采样率后，还有一个与DSO的A/D密切相关的概念，就是示波器的垂直分辨率。垂直分辨率决定了DSO所能分辨的最小电压增量，通常用A/D的位数n表示。前面我们提到现在DSO的A/D转换器都是8位编码的，那么示波器的最小量化单位就是1/256，（2的8次方），即0.391%。了解这一点是非常重要的，对于电压的幅值测量，如果你示波器当前的垂直刻度设置成1v/div的档位，那意味着你的测量值有8V*0.391%=31.25mV以内的误差是正常的！！！因为小于31.25mV的电压示波器在该文件位元下已经分辨不出来了，如果只用了4位，那测出来的误差更惊人！所以建议大家在测量波形时，尽可能调整波形让其充满整个屏幕，充分利用8位的分辨率。我们经常听到有工程师抱怨示波器测不准他的电压或者说测量结果不一致，其实大多数情况是工程师还没有理解示波器的垂直分辨率对测量结果的影响。这里顺便提一下，关于示波器的测量精度问题，必须澄清一点——示波器本身就不是计量的仪器！！！它是“工程师的眼睛”，帮助你更深入的了解你的电路的特征。做个广告：经常做电源测量或者纹波测量，或者想深入了解示波器量化误差的工程师，大家可以参考我的同事Frankie博客的一片文章《示波器不是垂直量的计量工具》http://blog.sina.com.cn/s/blog_009ryp.html
图7 是用模拟带宽为1GHz的示波器测量上升时间为1ns的脉冲，在不同采样率下测量结果的比较，可以看出：超过带宽5倍以上的采样率提供了良好的测量精度。进一步，根据我们的经验，建议工程师在测量脉冲波时，保证上升沿有5个以上采样点，这样既确保了波形不失真，也提高了测量精度。
图7 采样率与带宽的关系
图8 采样率过低导致波形失真
提到采样率就不能不提存储深度。对DSO而言，这两个参量是密切相关的。
存储、存储深度
把经过A/D数字化后的八位二进制波形信息存储到示波器的高速CMOS内存中，就是示波器的存储，这个过程是“写过程”。内存的容量（存储深度）是很重要的。对于DSO，其最大存储深度是一定的，但是在实际测试中所使用的存储长度却是可变的。
在存储深度一定的情况下，存储速度越快，存储时间就越短，他们之间是一个反比关系。存储速度等效于采样率，存储时间等效于采样时间，采样时间由示波器的显示窗口所代表的时间决定，所以：
存储深度＝采样率 × 采样时间（距离 = 速度×时间）
力科示波器的时基（Time Base）卷标即直观的显示了这三者之间的关系，如图9所示
存储深度、采样率、采样时间（时基）的关系
由于DSO的水平刻度分为10格，每格的所代表的时间长度即为时基（time base）,单位是t/div,所以采样时间＝ time base × 10.
由以上关系式我们知道，提高示波器的存储深度可以间接提高示波器的采样率：当要测量较长时间的波形时，由于存储深度是固定的，所以只能降低采样率来达到，但这样势必造成波形质量的下降；如果增大存储深度，则可以以更高的采样率来测量，以获取不失真的波形。
图10的曲线充分揭示了采样率、存储深度、采样时间三者的关系及存储深度对示波器实际采样率的影响。比如，当时基选择10us/div文件位时，整个示波器窗口的采样时间是10us/div * 10格=100us，在1Mpts的存储深度下，当前的实际采样率为：1M÷100us=10Gs/s，如果存储深度只有250K，那当前的实际采样率就只要2.5GS/s了！
图10 存储深度决定了实际采样率的大小
一句话，存储深度决定了DSO同时分析高频和低频现象的能力，包括低速信号的高频噪声和高速信号的低频调制。
//==================================================================================
1》采样率跟存储深度有很大的关系，采样率高了，就是一个单位时间里面采样的次数增加了，在存储深度一定的情况下，可以存储的时间就短了----所以要找到一个合适的设置------想看多长时间的波形跟存储深度相关，采样率低了跟不上波形，采到的波形跟实际的波形会不一致，也就是存在失真
2》带宽决定了示波器可以采样多大频率的信号
3》根据Nyquist采样定理，当对一个最高频率为f 的带限信号进行采样时，采样频率SF必须大于f 的两倍以上才能确保从采样值完全重构原来的信号
4》由Nyquist定理我们知道对于最大采样率为10GS/s的示波器，可以测到的最高频率为5GHz，即采样率的一半，这就是示波器的数字带宽，而这个带宽是DSO的上限频率，实际带宽是不可能达到这个值的，数字带宽是从理论上推导出来的，是DSO带宽的理论值。
5》对于DSO，其最大存储深度是一定的，但是在实际测试中所使用的存储长度却是可变的。
6》由于DSO的水平刻度分为10格，每格的所代表的时间长度即为时基（time
base）,单位是t/div,所以采样时间＝ time base × 10。
7》由以上关系式我们知道，提高示波器的存储深度可以间接提高示波器的采样率：当要测量较长时间的波形时，由于存储深度是固定的，所以只能降低采样率来达到，但这样势必造成波形质量的下降；如果增大存储深度，则可以以更高的采样率来测量，以获取不失真的波形。
8》通常我们用有效存储带宽（BWa）来表征DSO的实际带宽,其定义为：BWa=最高采样速率
/ k，最高采样速率对于单次信号来说指其最高实时采样速率，即A/D转化器的最高速率；对于重复信号来说指最高等效采样速率。K称为带宽因子，取决于DSO采用的内插算法。DSO采用的内插算法一般有线性（linear）插值和正弦（sinx/x）插值两种。K在用线性插值时约为10，用正弦内插约为2.5，而k=2.5只适于重现正弦波，对于脉冲波，一般取k=4,此时，具有1GS/s采样率的DSO的有效存储带宽为250MHz。
9》比如，当时基选择10us/div文件位时，整个示波器窗口的采样时间是10us/div
* 10格=100us，在1Mpts的存储深度下，当前的实际采样率为：1M÷100us=10Gs/s，如果存储深度只有250K，那当前的实际采样率就只要2.5GS/s了！
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