如何在PCB的机柜上走线桥架上镀锡

来源：蜘蛛抓取(WebSpider) 时间：2017-08-11 08:56 标签： 上走线桥架
PCB设计时如何在走线上镀锡？
发布时间：
在PCB设计时，有时候需要在不增加PCB走线宽度的情况下提高该走线通过大电流的能力，通常是在PCB走线上镀锡（或叫上锡），下面以在PCB底层走线镀锡为例，使用Protel DXP2004软件，简单介绍如何走线上锡处理：
1、选择BottomLayer层，确定需要走线的地方；
2、在BottomLayer层画一条导线，一般为深蓝色；
3、然后选择BottomSolder层，如果软件没有显示BottomSolder层，点击&设计&菜单下的&PCB板层次颜色&项，
在弹出的对话框&屏蔽层&一栏勾选BottomSolder项后点击&确定&。
PCB设计窗口底部的板层栏中就会多出BottomSolder层选项。
4、选择BottomSolder层，在之前导线走过的位置用划线工具再画一遍（确保使用&画线&工具），位置和宽度要和之前的布线保持一致（宽度不能大于之前的布线宽度），PCB上显示出在BottomSolder层画出的粉红色的线条；
5、设计完成后，保存文档，将完成的PCB文件发送给厂家，做好的板子就会在BottomSolder层画线的地方镀上锡了。
设计原理：BottomSolder层画线的地方为禁止涂&阻焊&，制作PCB工艺的时候就会在没有阻焊的地方排锡了。同样TopLayer层走线上锡的原理一样，只需在TopSolder层画线就可以了。我的PCB走线经验归纳 - Protel|AD|DXP论坛 -
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我的PCB走线经验归纳
助理工程师
09:47:09　　
10073&查看
在PCB设计中，布线是完成产品设计的重要步骤，PCB走线的好坏直接影响整个系统的性能，布线在高速PCB设计中是至关重要的。布线的设计过程限定高，技巧细、工作量大。PCB布线有单面布线、 双面布线及多层布线。
PCB 板的设计过程是一个复杂的过程，要想很好地掌握它，需电子爱好者自已去体会， 才能得到其中的真谛。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。
一、 PCB走线几点经验
1、输入端与输出端的边线应避免相邻平行， 以免产生反射干扰。必要时应加地线隔离；两相邻层的布线要互相垂直，平行容易产生寄生耦合。 2、地线＞电源线＞信号线，通常信号线宽为：8mil～12mil；电源线为50mil～100mil。对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) 3、可以用一些孤岛铜，然后将其连接到地平面上。 4、在PCB板内部数字地和模拟地实际上是分开的它们之间互不相连，只是在PCB与外界连接的接口处（如插头等）。数字地与模拟地有一点短接，请注意，只有一个连接点。也有在PCB上不共地的，这由系统设计来决定。 5、实在没地方布线，可考虑布在VCC层，其次考虑GND层。 6、标准元器件两腿之间的距离为100mil(2.54mm),所以网格系统的基础一般就定为100mil(2.54 mm)或小于100mil的整倍数，如：50mil、25mil、20mil等。一般布局时选择50mil网格，布线选择5mil网格，孔距和器件距离设为25mil（让器件之间可以走线） 7、我认为，蛇形走线就是单单为了长度匹配！！电感，滤波我觉得不会用这么笨的方法。 8、板边的铺铜要距离板边20mil。 9、PCB 板上延时为 0.167ns/inch.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。 10、线径越宽，距电源/地越近，或隔离层的介电常数越高，特征阻抗就越小。 11、PCB板上的走线可等效为串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/英尺。并联电阻阻值通常很高。 12、如果采用CMOS或TTL电路进行设计，工作频率小于10MHz，布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。 13、任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。 14、只有在走网络飞线时，用*切换层时，才会自动加上Via。在执行Place Line时，换层时不会自动加上Via。 15、在走线前修改线宽的方法。在执行走线命令，并按下起始点后，在屏幕右下角会显示Track Width，这是当前线宽。此时可按Tab键修改线宽。而此线宽一直保持到下次走线时修改线宽。这个功能类似于DOS版的Current Track。
注意：走网络飞线是Interactively Route Connections(也即菜单中的Place/Interactive Routing)，直接走线是Place Lines(即菜单中的Place/Line), 二者走线的线宽参数是不一样的，要分别设置。
一、 PCB走线几种方式
1． 直角走线
& & 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：
一是拐角可以等效为传输线上的容性 负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI。
2． 差分走线
& & 差分信号在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，差分信号，就是驱动端发送两个等值、反相的信号，接收端通过比较这两 个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分 走线。差分信号和普通的单端信号走线相比，最明显的优势体现在抗干扰能力强、能有效抑制EMI、时序定位精确。
& & 对于PCB工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是“等长、等距” 。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量；等距则主要是为了保 证两者差分阻抗一致，减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下PCB差分信号设计中几个常见的误区。
误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回 流途径。 误区二：认为保持等间距比匹配线长更重要。PCB差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据 设计要求和实际应用进行灵活处理。 误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既 可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。增大与其它信号走线的间距是最基本的途径之一。
3． 蛇形线
& & 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号 之间的时间偏移，往往不得不故意进行绕线。信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量。
下面是给Layout工程师处理蛇形线时的几点建议：
1． 尽量增加平行线段的距离（S），至少大于3H，H指信号走线到参考平面的距离。通俗 的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。 2． 减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱 和。 3． 带状线（Strip-Line）或者埋式微带线（Embedded Micro-strip）的蛇形线引起的信 号传输延时小于微带走线（Micro-strip）。理论上，带状线不会因为差模串扰影响传输 速率。4． 高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿 蜒走线。 5． 可以经常采用任意角度的蛇形走线，如图1-8-20中的C结构，能有效的减少相互间的 耦合。 6． 高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以 只作时序匹配之用而无其它目的。 7． 有时可以考虑螺旋走线的方式进行绕线。
11:29:04　　
太有才了，我以前知道这样做，但是不知道是为什么，现在懂了，谢谢！
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嗯，，，，，，，，，，，，，
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个人还比较喜欢
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楼主太感谢了，正在愁如何手动布线呢
19:49:46　　
支持，学习。不错
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13:47:25　　
楼主真是好人那！！！
20:19:03　　
感谢楼主，楼主威武。
09:58:29　　
写的挺实际，运用很到位，不错
13:23:12　　
zhichi louzhu ,谢谢分享。
14:00:09　　
楼主好心人，谢谢分享
13:18:34　　
18:26:52　　
已经学完，谢谢分享
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多谢分享，学习了，谢谢
助理工程师
14:08:26　　
很好。。。。。。。。。。。。
高级工程师
14:38:11　　
不错的文件，值得收藏
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