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明德扬《至简设计法》资料汇总及问题讨论贴，定期更新
本帖最后由 明德扬科教 于
11:42 编辑
& && &各位童鞋，明德扬的革命性的FPGA设计方法----，已经正式推出了。
& && &至简设计法，是明德扬培训时重点培训的内容，设计FPGA不用再盲目设计、反复修改，而是有思路、有步骤，争取一次性就设计正确。
& && &明德扬特开此帖，定期发布一些至简设计法的资料，欢迎童鞋们学习，欢迎大伽们交流，希望能帮到大家，谢谢。
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1.基于的数字时钟设计数字时钟是常见的毕业设计题目，看看如何使用至简设计法来设计数字时钟。资料：&&
2.至简设计法中的四段式状态机现在流行的状态机设计，一般可分为一段式、两段式和三段式，然而我们却发明了四段式状态机，并制定了一些规则，从此设计再不用胡思乱想，套用模板，填好关键信号就完成了，简单又不会出错！资料：&&
3.一份实现矩阵键盘的verilog代码 可直接使用明德扬分享的红外接收工程，该工程甚至至简设计法实现，已经在板子上亲测可用。需要该功能的，添加verilog文件就可以使用了。资料：
4.明德扬时序约束系列视频本视频讲述时序约束步骤：约束有很多，并且总是有先后的，先约束哪些，再约束哪些，都有讲究。按工程需要，定义好步骤，这样就能一步一步约束，逐个思考，最终完成。
时钟约束是工程一开始就进行的约束。时钟约束又可以分成三大类：输入时钟、PLL等衍生时钟和自己分步时钟。每一种都有自己的约束方法，详情请看视频介绍。
输入延时约束是约束的重点。明德扬把输入约束分成三大类：系统同步、源同步和无时钟数据，其中源同步分成SDR和DDR两场景，而DDR又可再细分成边沿对齐和中心对齐。以上每种情况，其约束语句、获取参数的方法都是不一样的。想知道具体情况，欢迎观看本节视频。
输出延时约束和输入延时一样，也是约束的重点。按照同样的思路，明德扬把输出约束分成两大类：系统同步和源同步，其中源同步分成SDR和DDR两场景，而DDR又可再细分成边沿对齐和中心对齐。以上每种情况，其约束语句、获取参数的方法都是不一样的。想知道具体情况，欢迎观看本节视频。
本节视频讲述多周期路径、异步时钟以及组合逻辑的约束，这些都是时序例外的情况。对于这些情况，处理时要特别小心，否则有可能导致遗漏错误信息的后果。
本视频再次对明德扬的时序约束方法进行总结。总之，只要我们按步骤去做，就能很准确快速地完成约束。需要强调的是，以上视频都是理论部分，虽然原理简单，但最终掌握程度还是要靠实践。我们有配套的练习，能帮助大家真正地掌握上述方法。
07 FPGA 输入延时约束的方法明德扬时序约束系列视频-输入延时的设置过程。该视频抛弃复杂的理论，按照工程实际情况，分析各种情况，只要选择正确情况然后约束即可。资料：&&
5.FPGA定位问题系列视频教程本视频是明德扬查找定位问题的总纲视频。明德扬将错误类型归结为三类：软件工具错误、语法编译错误和功能错误。本视频介绍了三种错误类型的解决方法和一般原则。其中语法错误中，我们创新性地提出了“代入法”，可以定位大部分的语法错误问题。
一气呵成把代码写出来了，开开心心来仿真，本来想着马上就要看到结果了。但想得太天真了，最有可能出现的就是波形跟你想的不一样。即使潘老师这么有经验，也经常出现这样的情形。这个时候怎么办？当然是硬着头皮去找问题啊，指望别人来告诉你是不现实的，没有多少人愿意花自己的时间给你解决定位问题。但定位问题，你的思路对了吗？很多人第一反应就是去检查代码，从头浏览一遍，这是正确的定位思维吗？本视频将告诉你正确的答案。
有同学会怀疑，用明德扬的定位方法，真能什么问题都找到吗？万一我不是设计代码问题，而是测试文件问题，也能找到？明德扬很有自信，没错！所有问题都能找到。本视频就告诉你，即使是测试文件问题，你也能通过我们的方法，顺藤摸瓜，把问题找到。
我们是否曾经遇到这样的情况：已经找到具体的某一行代码有问题，通过波形和代码一一对照，波形就是与代码不一致，这个时候甚至你都怀疑仿真软件是否出现了BUG。但是，首先相信一点，仿真软件出BUG的可能性微乎其微，本视频就通过一个具体的案例，教你如何定位这种错误。相信一个真理，FPGA是很简单的，是0就是0，是1就是1，不会有奇怪的现象的。当你发现很奇怪的时候，一般就是自己粗心了。
仿真出现高阻态（下图），是不是很常见？你是怎么定位的呢？是不是急急忙忙去求助？本视频告诉你，别急，高阻态也能用我们方法定位。
又一个常见的错误类似，输出的值也是高阻类，再次看看用明德扬方法是如何定位的，提高一下能力，以后再遇到问题就不慌了。
我明明在测试文件产生了时钟，但仿真时却发现时钟信号一直为0。你的第一反应是不是去检查代码？别忘了，我们一直强调的定位思维。任何错误都不要去检查代码来发现，而是要通过定位的思维。前者找到问题靠运气，后者找到问题那是一定的。本视频用一个案例告诉你，通过我们方法去定位到某一行，认定就是这一行出错，盯着去思考，就能发现问题。
6.基于至简设计法实现的篮球倒计时案例明德扬设计的倒计时案例工程,24秒倒计时，实现可暂停可复位,添加代码即可使用。资料：
7.基于至简设计法实现的万年历功能明德扬至简设计法实现的万年历案例，具有年月日计数器，时间设定功能，自主判断大月小月平闰年的功能，添加verilog代码即可使用。
8.基于实现的闹钟工程明德扬设计的闹钟工程案例，有24小时时钟计数器，可设定闹钟时间，可修改时钟时间，当到达闹钟设定时间时则蜂鸣器响。
9.基于实现的PWM调制verilog
明德扬分享的调制PWM驱动LED工程,利用脉冲宽度调制调制出几个不同宽度的脉冲来驱动LED灯，添加verilog文件即可使用。
10.如何在MODELSIM中仿真ISE的IP核
明德扬分享的在MODELSIM中仿真带IP核的XILINX工程方法，一步步教你怎么添加仿真库，怎么实现ISE的IP核的仿真详细步骤。
11.红外接收解码2
明德扬至简设计法设计的红外接收解码案例，能实现接收红外信号并解码，再将解码数据显示到数码管上。添加verilog代码即可使用。
12.16位2级流水灯加法器
明德扬至简设计法设计的16位2级流水灯加法器，应用流水线规则的加法器，只需要很少或者根本不需要额外的成本。
13.8位verilog加法器
明德扬至简设计法设计的8位加法器
14.明德扬至简设计法设计的IP核加法器
明德扬至简设计法设计的IP核加法器，在Quartus II 和ISE中都有加法器的IP core，可以完成无符号数和有符号数的加、减法，支持有符号数的补码、原码操作及无符号数的加、减操作，引入了最佳流水线操作，可以方便的为用户生成有效的加法器，用户可以根据自己的需要来完成配置加法器 ，本案例用Altera和Xilinx的IP核实现了26位加法器的功能。
15.明德扬至简设计法设计的8位串行乘法器
明德扬至简设计法设计的8位串行乘法器，可以用最少资源实现乘法器的效果!
16.4位流水线乘法器
明德扬至简设计法设计的4位流水线乘法器，比串行乘法器速度快很多。
17.16位复数乘法器
明德扬至简设计法设计的16位复数乘法器，比一般乘法器更加节省乘法器资源。
18.串行结构的FIR滤波器设计
使用verilog设计的FIR滤波器，该滤波器采用了串行结构，占用资源少。虽然FIR滤波器可以用IP核实现，但通过本代码，可以了解FIR滤波器的结构特点，有助于项目选择合适的参数。
19.DDS信号发生器的实现
本工程实现DDS直接数字式频率合成器，利用正弦波相位线性增加的特点，产生正弦波和余弦波。
20.BCD译码的实现_移位加3算法
21.明德扬FPGA设计模板分享(1)
模板分享1.gif (127.19 KB, 下载次数: 7)
10:40 上传
22.明德扬FPGA设计模板分享（2）--verilog常用模板
模板分享2.gif (227.79 KB, 下载次数: 4)
17:31 上传
23.明德扬FPGA模块划分方法（1）
资料：&&24.设计流水灯
25.至简设计法设计OV7670图像采集
资料：之OV7670图像采集
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谢谢lZ分享
感谢楼主分享
感谢镇长分享。
FPGA也是个高薪行业。
感謝樓主分享
再次感谢楼主分享。
感谢分享，谢谢
明德扬《至简设计法》高端FPGA培训教程免费领取，请问在哪里领取？
请查看描述，点击图片到明德扬官网查看更多视频
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