一分钟一次脉冲发生器-其他线性放大电路图-电子产品世界
-&-&-&一分钟一次脉冲发生器
一分钟一次脉冲发生器
　　本电路利用50Hz市电电源产生每分钟一次的脉冲输出，可用于序列定时器、切换电路或其它应用场合。
　　市电电压先降压成3V后再加到CA3140E运放IC1，IC1输出方波经反相器N1反相加至12级二进位计数器芯片CD4040，其七路输出经8输入与门/与非门CD4068后分频为1/3000，(13)脚的输出经反相器N2反相后反馈至IC3的复位脚(11)，输出端便可送出1次脉冲/分钟。
你用 iPhone 吗？你用 Android 吗？你的手机里有电子设计用的软件吗？在 APP Store 或者安卓市场，搜索 DAKA，可以免费下载很多一流的电子工程师手机专业应用。
DAKA 电子设计 - 移动电子设计先锋
分享给小伙伴们：
阅读:14330
阅读:12291
阅读:16681
阅读:12418
微信公众号二
微信公众号一　　摘 要： 为了获得适用于光纤传感及光纤通信系统的各种调制及驱动信号，提出了一种基于FPGA的多用途信号发生器的设计方案" />
免费阅读期刊
论文发表、论文指导
周一至周五
9：00&22：00
基于FPGA的多用途信号发生器的设计
2016年13期目录
&&&&&&本期共收录文章20篇
　　摘 要： 为了获得适用于光纤传感及光纤通信系统的各种调制及驱动信号，提出了一种基于FPGA的多用途信号发生器的设计方案。以FPGA器件为硬件平台，应用分频技术和DDS技术产生任意中低频信号并能同时输出一种脉冲信号和一种DDS信号及直流信号。脉冲信号的脉冲宽度和重复频率均可键控调节，其最小脉宽可达8 ns，且其脉宽偏差小于0.5 ns，重复频率为0.05 Hz～100 MHz可调；DDS信号的输出频率范围为0.058 2 Hz～100 kHz，其频率分辨率可达0.058 2 Hz。实验结果表明，该信号发生器产生的各种信号稳定性好、精度高且适用于多种场合。 中国论文网 /8/view-7833007.htm　　关键词： 信号发生器； 分频技术； 脉冲信号； FPGA； DDS 　　中图分类号： TN911?34 文献标识码： A 文章编号： X（2?05 　　Abstract： To obtain different modulating and driving signals suiting for optical fiber sensing and optical fiber communication system， a design scheme of the multipurpose signal generator based on FPGA is proposed. In the scheme， the FPGA device is taken as the hardware platform， and the frequency division technology and DDS technology are used to generate the arbitrary low and medium frequency signal， and output a pulse signal， a DDS signal and DC signal at the same time. Both pulse width and repetition frequency of the pulse signal can be regulated by control keys. The minimum pulse width of pulse signal can reach up to 8 ns， the minimun pulse width deviation is less than 0.5 ns， and the repetition frequency is adjusted from 0.05 Hz to 100 MHz. The output frequency range of the DDS signal is 0.058 2 Hz～100 kHz， and the minimum frequency can reach up to 0.058 2 Hz. The experimental results show that all signals generated by the signal generator have good stability and high precision， and the generator is suitable for various fields. 　　Keywords： signal generator； frequency division technology； pulse signal； FPGA； DDS 　　0 引 言 　　在光纤传感与光纤通信技术中，常需要对在光纤中传输的光载波信号做相应的调制处理以便能在信号接收端接收到按一定规律变化的光信号，以便有利于在信号接收端容易进行信号解调。例如，在分布式光纤传感技术中，常需要在AOM或EOM的射频端加载脉冲调制信号对窄线宽激光器输出的连续激光做脉冲宽度调制以便获得脉冲激励光信号[1?2]；此外，在光纤通信领域的信道监测技术中，常需要在发射机发出的信号上叠加一个小幅度的低频正弦信号作为标记，对于不同的信道采用不同的调制频率，通过在各中继端检测不同频率的调制信号辨别相应光信号的功率电平变化[3?4]。 　　然而，无论是对在光纤中传输的光载波做相应的信号调制处理，还是对相关的调制器加载驱动信号以使调制器正常工作，都必须解决调制信号和驱动信号的产生问题，尤其是产生稳定性好、高精度以及频率和幅度等参数可调的各种脉冲信号、正弦信号、锯齿波和方波等调制和驱动信号，对在信号接收端做信号的接收、转换与解调处理至关重要。而传统的信号发生设备往往功能单一、可产生的信号类型少或者仪器体积大而笨重且价格昂贵、使用环境受限制。鉴于近年来蓬勃发展的FPGA器件具有低成本、高度集成化与小型化、灵活的接口方式和控制方式、高速的运算能力和高性能等优势，采用FPGA为硬件平台，借助Quartus Ⅱ开发软件和Verilog HDL硬件描述语言设计信号发生器更显灵活和方便，且可用于多种工作场合，同时也缩减了相应仪器的体积和成本[5?6]。 　　1 多功能信号发生器的总体设计 　　该多功能信号发生器是基于FPGA设计的，以Altera公司生产的CYCLONEⅣE系列 EP4CE15F17C8芯片为设计核心，在QuartusⅡ13.0开发环境下采用Verilog HDL硬件描述语言编写模块化程序设计和实现各模块化电路。信号发生器的基本功能是能够产生任意中低频调制信号和驱动信号，并能同时输出一种脉冲信号和一种DDS信号及直流信号，脉冲信号的类型、重复频率、脉冲宽度和DDS信号的类型、输出频率、相位、幅值以及是否产生并输出直流信号都可通过键控方式调节。设计方案中同时应用分频技术和DDS技术可产生单脉冲信号、双脉冲信号、直流信号及各种形式的DDS信号，脉冲信号的脉冲宽度能分别以4 ns和5 ns为最小步进量进行键控调节；直流信号则通过让FPGA的外部引脚按实际需要持续输出高电平获得，并通过外接可调放大电路对直流电压信号进行幅值调节；DDS信号则通过外接12位D/A转换器和低通滤波器进行D/A转换和滤波处理后输出模拟波形。多功能信号发生器的结构框图如图1所示。
　　2 主要组成电路 　　该信号发生器主要由晶振单元电路、PLL倍频电路、键控模块、直流信号产生电路、脉冲信号产生电路、DDS信号发生模块以及外接的直流信号滤波放大电路、脉冲信号滤波放大电路、D/A转换器和低通滤波器构成，其中PLL倍频电路、键控模块、直流信号产生电路、脉冲信号产生电路、DDS信号发生模块及D/A转换器的驱动电路是基于FPGA设计的。 　　2.1 PLL倍频电路 　　为了达到设计要求和设计目标，以FPGA开发板上的晶振电路输出的50 MHz时钟信号为基准时钟，在QuartusⅡ13.0开发环境下编程设计PLL倍频电路模块，并调用PLL宏功能模块进行倍频参数设置，实验中对50 MHz的晶振时钟信号同时做4倍频和5倍频处理以便同时获得200 MHz和250 MHz的参考时钟信号，对其做时序约束处理后将250 MHz的倍频时钟信号同时作为键控模块、直流信号产生电路、DDS信号发生模块和D/A转换器的参考输入时钟信号，而将250 MHz和200 MHz两个倍频时钟信号同时作为脉冲信号产生电路的输入时钟信号，其对应的最小时钟周期分别为4 ns和5 ns。 　　2.2 键控模块 　　键控模块主要包括按键滤抖电路和按键编码电路，其目的是对FPGA开发板上的按键资源进行抖动消除和按键的功能编码，以便能通过按键对FPGA输出的脉冲信号和DDS信号进行各参数的调节控制，以及控制直流信号产生电路是否产生并输出直流信号。按键滤抖电路以PLL倍频电路输出的250 MHz倍频时钟信号作为输入参考时钟，并以计数器对该参考时钟信号的时钟周期进行计数延时的方式完成按键的抖动滤除。各按键滤抖后再对其进行功能编码，使各按键在单击时分别调节DDS信号的波形、输出频率、相位和幅值参数及直流信号的产生与输出，按键长按时调节脉冲信号的类型、脉冲宽度和重复频率。 　　2.3 直流信号产生电路及其放大电路 　　PLL倍频电路输出的250 MHz倍频信号用作直流信号产生电路的参考输入时钟信号，在此倍频时钟信号的作用下，被指定的FPGA输出管脚在直流信号控制键允许输出直流电压信号的状态下将会连续地输出逻辑高电平，从而将FPGA内部集成电路的3.3 V?LVTTL电平信号转换成稳定的直流电压信号输出，通过外接可调放大电路对此直流电压信号进行电压幅值的连续调节。直流信号放大电路选用ADI公司的低噪声、低漂移、高精度OP37G集成运放芯片，采用±18 V直流电源供电，采用同相比例放大电路对FPGA输出的直流电压信号进行放大。直流信号放大电路的电路原理图如图2所示。 　　由式（4）可知，调节的阻值便可改变直流电压的放大倍数，调节的阻值亦可改变输出直流电压的幅度。实验中采用±18 V直流电源电压供电时，运放电路实际输出的直流电压值为0～16 V可调。在直流放大电路输出端设置固定电阻和可调电阻不仅在同相放大电路中实现了输出电压从零到最大值全域可调的目的，同时也能在运放电路的输出端起到限流及分压的作用。 　　2.4 脉冲信号产生电路 　　脉冲信号产生电路以PLL倍频电路输出的250 MHz和200 MHz两路倍频时钟信号同时作为输入参考时钟信号，采用分频技术对两路参考时钟信号进行分频，以获得重复频率和脉冲宽度均可键控调节的单脉冲信号及重复频率、双脉冲宽度与双脉冲间距均可键控调节的双脉冲信号。分频技术的核心是利用计数器对参考时钟信号的时钟周期进行计数，使分频电路按实际需要的重复频率和脉冲宽度输出相应的高电平。单脉冲信号的脉冲宽度通过下式确定： 　　式中：与同式（5）；为分频计数器的初始计数值；为脉冲信号的重复频率调节参数且为整数且为自然数，重复频率的最小步进量与和有关，越大且越小，则重复频率的最小步进量越小，重复频率的单位为MHz。在确定时，当取时，重复频率向逐渐增大的趋势调节，当取时，重复频率向逐渐减小的趋势调节。 　　对于双脉冲信号的获取，当倍频系数取5时，同时采用两个计数器对250 MHz倍频信号的时钟周期进行计数并输出两路单脉冲信号，其中一个计数器在倍频时钟的上升沿开始计数，另一个计数器则在倍频时钟的下降沿开始计数，使两个计数器的计数周期相同但让两路单脉冲信号在不同的时钟位置处输出高电平且两路单脉冲信号的脉宽相同，再将两路单脉冲信号进行或逻辑运算；当倍频系数取4时，只用一个计数器对倍频信号的时钟周期进行计数，并使其在两个不同的时钟位置处输出高电平并让两个高电平所占的时钟周期相等，对两个不同倍频系数的倍频时钟信号的切换则通过按键控制实现。实验中为保证脉冲信号具有较高的保真度[7?8]，双脉冲信号的两个近邻单脉冲之间的时间间隔需不低于10 ns且可调节。双脉冲信号的两个近邻单脉冲宽度同样可由式（5）确定，而二者之间的时间间隔则由下式确定： 　　式中：参数同式（5）；为双脉冲信号的两个近邻单脉冲之间的间距调节次数；的单位为ns，其最小步进量依而定，分别为4 ns和5 ns。双脉冲信号的远邻重复频率同样可由式（5）确定。 　　经过FPGA管脚直接输出的脉冲信号在未做信号处理时，往往伴随有超限噪声、下过冲和振铃[9]，且脉冲信号的幅值通常较小，常常不能直接将其用作调制信号，因此，需要对脉冲信号进行滤波和放大处理。实验中选用TI公司的THS3001C运放芯片设计脉冲信号放大电路，它是一款-3 dB带宽为420 MHz、具有6 500 V/μs的电压转换速率、差分增益误差低于0.01%的高精度、高速和大带宽的电流负反馈式运算放大芯片，经过以此芯片为核心设计的信号滤波放大电路处理后，脉冲信号的超限噪声、下过冲及振铃均可被有效抑制，且脉冲信号的峰值将被适当放大以满足使用要求。 　　2.5 DDS信号发生模块 　　2.5.1 DDS的基本原理 　　DDS信号发生模块是基于直接数字频率合成技术（Direct Digital Frequency Synthesis，DDS），利用全数字的方法先产生和频率相对应的波形相位量化序列，再完成相位到幅度的转换，对DDS信号发生模块输出的数据进行D/A转换并由低通滤波器滤波后输出期望的模拟波形[10?11]。
　　DDS信号发生模块主要由位的相位累加器、相位调整器、波形选择器、ROM波形存储表和乘法器构成，其中，DDS信号发生模块以相位累加器为核心，用于接收频率控制字及反馈值并完成相位累加运算，它由位的加法器和位的寄存器构成[12?13]。DDS信号发生模块的结构示意图如图3所示。 　　2.5.2 DDS信号发生模块的工作过程 　　相位累加器的加法器接收到当前参考时钟作用下的频率控制字时，将其与相位累加器在上一个参考时钟作用下产生并输出的相位数据进行累加运算，在参考时钟作用下，运算结果一方面被再次反馈到相位累加器的加法器输入端用作下一个参考时钟周期下的相位数据输入量继续和频率控制字做线性累加，相位累加器加满时便产生一次溢出形成一个周期，此周期就是DDS合成信号的一个周期。另一方面，相位累加器每次输出的运算结果也将作为相位调整器的输入量之一，当有相位调整字输入相位调整器时，相位调整器将二者进行加法运算并截取其运算结果的高位作为ROM波形表的取样地址，每个ROM波形存储表中存有一个完整波形的幅值信息，因此，通过地址寻址方式对ROM表进行查表即可从ROM波形数据表中读出相应的波形数据，从而完成波形相位到幅值的转换，通过D/A转换器对读出的波形数据进行数模转换后输出阶梯波形，为提高模拟信号波形的幅度精度，实验中选用TI公司的12位宽的TLV5618芯片，其波形幅度分辨率可达D/A转换器输出的阶梯波形经过低通滤波器平滑滤波输出期望的模拟波形。 　　2.5.3 DDS信号的频率扫描 　　相位累加器将接收到的相位增量作为步长进行相位的线性累加，而相位增量的量化值又决定了DDS信号的输出频率，因此，相位增量也被称作DDS信号的频率控制字，频率控制字和DDS信号的输出频率之间呈简单的线性关系： 　　式中为DDS信号的最小输出频率，即频率分辨率，因此，实验中DDS信号的最小输出频率可达0.058 2 Hz。DDS信号的输出频率通过键控模块中的频率控制键进行调节。 　　2.5.4 DDS信号相位、波形及幅值的改变 　　DDS信号输出相位的改变通过位的相位调整器实现，相位调整器将位相位累加器输出的高位数据和输入的位相位控制字做加法运算，再将此运算结果重新作为ROM波形存储表的采样地址对ROM波形存储表进行查找即可；DDS信号波形的切换则通过编写程序设计状态机的方式在ROM查找表的前面设置一个波形选择器即可实现；对波形幅值的改变则通过在ROM查找表后设置一个乘法器，对ROM表中读出的波形数据按比例做行缩减即可实现。 　　3 实验结果 　　4 结 语 　　本文以FPGA为硬件平台设计多用途信号发生器，不仅设计方式更为灵活，结合分频技术和DDS技术可同时输出直流信号和一种脉宽及重复频率可调的脉冲信号以及一种波形、相位、频率及幅值均可调的DDS信号，该信号发生器输出的各种信号稳定可靠、精度高，尤其适合在光纤传感及光纤通信系统中作为调制信号及驱动信号使用，且可用于多种工作场合，同时也缩减了相应仪器的体积和成本。 　　注：本文通讯作者为万生鹏。 　　参考文献 　　[1] 胡佳成，陈福昌，林尊琪.基于布里渊光时域反射的分布式光纤传感入侵定位检测系统[J].光电子?激光，）：944?949. 　　[2] 张旭苹.全分布式光纤传感技术[M].北京：科学出版社，2013. 　　[3] 杨东，蒋华勤.WDM在光纤通信实验中的设计与实现[J].实验室研究与探索，）：36?39. 　　[4] 杨英杰，赵小兰.光纤通信原理及应用[M].北京：电子工业出版社，2011. 　　[5] ATHANAS P， CUMPLIDO R， FEREGRINO?URIBE C， et al. Introduction to special issue on FPGA devices and applications [J]. Microprocessors and microsystems， 2014， 38（8）： 843?844. 　　[6] 杨海钢，孙嘉斌，王慰.FPGA器件设计技术发展综述[J].电子与信息学报，）：714?723. 　　[7] 郭利文，邓月明，莫晓山.FPGA/CPLD的管脚设置对信号完整性的影响分析研究[J].现代电子技术，）：61?64. 　　[8] ZHANG H Q， KROOSWYK S， OU J. PCB design for signal integrity [M]// MITZNER K. High speed digital design. Amsterdam： Elsevier， 2015： 27?39. 　　[9] 佟星元，朱樟明，杨银堂，等.信号完整性设计中的抖动与振铃消除技术[J].西安电子科技大学学报（自然科学版），）：136?140. 　　[10] 杨东霞，巨永锋.基于FPGA和DDS的数字调制信号发生器设计与实现[J].电子设计工程，）：90?93. 　　[11] SHI Yanbin， GUO Jian， CUI Ning. High precision digital frequency signal source based on FPGA [J]. Physics procedia， 2012， 25（27）： . 　　[12] 曾菊容.基于FPGA和DDS技术的任意波形发生器设计[J].现代电子技术，）：98?100. 　　[13] 王炜?E，李淑华，张文旭.基于FPGA实现直接数字频率合成脉冲线性调频信号[J].现代电子技术，）：10?15.
转载请注明来源。原文地址：
【xzbu】郑重声明：本网站资源、信息来源于网络，完全免费共享，仅供学习和研究使用，版权和著作权归原作者所有，如有不愿意被转载的情况，请通知我们删除已转载的信息。
xzbu发布此信息目的在于传播更多信息，与本网站立场无关。xzbu不保证该信息（包括但不限于文字、数据及图表）准确性、真实性、完整性等。一种复杂的波形序列发生器
申请号：.3 申请日：
摘要：本发明公开了一种复杂的波形序列发生器，在现有的波形序列发生器基础上，对波形序列模块进行了改进，在序列参数存储模块中增加了大循环起始段存储器、大循环波形段个数存储器、大循环重复次数存储器，在序列地址发生模块中增加了大循环地址累加器、大循环波形段个数计数器、大循环重复次数计数器用于对波形序列段的重复生成，实现多个波形段各自重复后组成的波形序列段的重复。同时，波形段地址发生器波形段输出的波形段地址在大循环外为累加1的方式更新，在大循环内则以基地址即大循环起始波形段的序号k0+偏移地址即大循环波形段计数器的计数值的方式更新，实现了与现有波形序列发生器的有机结合。
地址： 611731 四川省成都市高新区（西区）西源大道2006号
发明(设计)人：
主分类号：
&实质审查的生效IPC(主分类):G01R
1/28申请日:
注：本法律状态信息仅供参考，即时准确的法律状态信息须到国家知识产权局办理专利登记簿副本。
&一种复杂的波形序列发生器，包括波形查找表、数模转换器、低通滤波器以及波形序列模块，波形序列各波形段的波形数据依次存入波形查找表中，波形序列模块根据所定义的序列参数，在时钟信号的同步下产生波形地址信息，对波形查找表进行寻址操作，读出相应的波形数据，输出到数模转换器中进行模数转换，转换输出的模拟信号送入低通滤波器中进行低通滤波，得到需要的复杂的波形序列；其特征在于，所述的波形序列模块包括：一序列参数存储模块，由存储器组成，用于存储波形地址生成所需要的参数，包括序列波形段个数存储器、波形段长度存储器、波形段重复次数存储器、波形段基地址存储器、大循环起始段存储器、大循环波形段个数存储器、大循环重复次数存储器；所述的复杂的波形序列包括t个波形段，分别为波形段0，…，波形段k0，…，波形段k0+i0，…，波形段ks？1，…，波形段ks？1+is？1，…，波形段t？1，其中有s个大循环波形序列段；所述的序列参数包括：序列波形段个数t，存入序列波形段个数存储器中；各波形段所包含的数据点数n0，…，…，…，…，…，nt？1，分别存入波形段长度存储器的0、1、…、t？1地址；各波形段的重复次数m0，…，…，…，…，…，mt？1，分别存入波形段重复次数存储器的0、1、…、t？1地址；各波形段的起始地址l0，…，…，…，…，…，lt？1，分别存入波形段基地址存储器的0、1、…、t？1地址；各大循环起始波形段的序号k0，…，ks？1分别存入大循环起始段存储器的0、1、…、s？1地址；各大循环所包含的波形段个数i0，…，is？1分别存入大循环波形段个数存储器的0、1、…、s？1地址；各大循环的重复次数为j0，…，js？1分别存入大循环重复次数存储器的0、1、…、s？1地址；一序列地址发生模块，序列地址发生模块读取序列参数存储模块中的序列参数，在时钟信号的同步下，产生相应的波形地址，包括波形段地址发生器、大循环地址累加器、波形长度计数器、波形段重复次数计数器、大循环波形段个数计数器、大循环重复次数计数器、序列复位模块；波形段k，0≤k≤t？1的生成过程是：波形段地址发生器输出的波形段地址k，将存储在波形段长度存储器、波形段重复次数存储器和波形段基地址存储器中地址k的数据读出，分别是nk、mk和lk；采样时钟每到来一次，波形长度计数器计数值作为偏移地址与波形段k的基地址lk相加产生地址信息，寻址波形查找表，输出波形地址信息，同时，波形长度计数器计数值就累加1，当波形长度计数器的累加值等于nk的同时产生脉冲信号Fdata，并且在下一个采样时钟到来时，波形长度计数器清零，脉冲信号Fdata使波形段重复次数计数器累加1，当波形段重复次数等于mk时，在采样时钟到来且脉冲信号Fdata有效时，重复次数计数器产生脉冲信号Fseg，标志着波形段k的重复次数mk已完成，即波形段k生成完成，波形段实际长度为nk+1，共循环mk+1次；（1）、波形序列模块上电，在外部复位信号控制下，将波形段地址发生器的波形段地址k复位为0，大循环地址累加器的大循环地址r复位为0；将波形长度计数器、波形段重复次数计数器、大循环波形段个数计数器、大循环重复次数计数器的值复位为0；根据大循环地址累加器输出的大循环地址r，此时r＝0，将存储大循环起始段存储器、大循环波形段个数存储器、大循环重复次数存储器中0大循环地址的数据读出，分别是k0、i0和j0；读取序列波形段个数存储器中序列波形段个数t；（2）、在采样时钟控制下，根据波形段地址发生器输出的波形段地址k，此时k＝0，生成波形段k即波形段0；在采样时钟到来且脉冲信号Fseg有效时，当前波形段k与大循环起始波形段序号k0相比较：如果当前波形段k小于k0？1，说明大循环还未使能，则波形段地址发生器的
波形段地址k累加至1，在采样时钟控制下，根据波形段地址发生器输出的波形段地址k，k=1，生成波形段k即波形段1；然后，波形段地址发生器的波形段地址k累加至2，在采样时钟控制下，根据波形段地址发生器输出的波形段地址k，k＝2，生成波形段k即波形段2，依次类推，直到当前波形段k等于k0？1，说明下一波形段将进入大循环，则波形段地址发生器的波形段地址k以“基地址即大循环起始波形段的序号k0+偏移地址即大循环波形段计数器的计数值”的方式更新，更新后在采样时钟控制下，根据波形段地址发生器输出的波形段地址k，依次生成波形段k，即生成波形段k0、波形段k0+1，直到波形序列生成至波形段k0+i0时，大循环波形段计数器的计数值等于当前大循环0的波形段个数i0，在采样时钟到来且脉冲信号Fseg有效时，大循环波形段计数器清零，同时产生脉冲信号Fseq，使大循环重复次数计数器累加1，大循环起始波形段不变，仍为k0，此时完成一次大循环波形段的生成，开始新的一次大循环重复；当大循环重复次数等于j0时，则在采样时钟到来时若脉冲信号Fseg和Fseq均有效，即当前大循环0的最后一个波形段k0+i0生成完成时，大循环重复次数计数器产生脉冲信号Fend，表示当前大循环重复完成，实际当前大循环由i0+1个波形段构成，共循环j0+1次，大循环重复次数计数器清零，并使大循环地址累加器的大循环地址r累加至1，将存储在大循环波形段个数存储器、大循环重复次数存储器和大循环起始段存储器中1大循环地址的数据同时读出，分别是i1、j1和k1；波形段地址发生器输出的波形段地址k则重新开始以1累加，将存储在波形段长度存储器、波形段重复次数存储器和波形段基地址存储器中k0+i0+1地址的数据同时读出，开始波形段k0+i0+1的生成，直到波形序列生成至波形段k1时重新使能大循环，依次类推，当波形序列生成至波形段t？1时，即波形段地址发生器输出的波形段地址k＝t？1，在采样时钟到来且脉冲信号Fseg有效时，产生波形序列合成结束信号Fwave_end，若波形段t？1=ks？1+is？1，则脉冲信号Fseg、脉冲信号Fend同时有效时，产生波形序列合成结束信号Fwave_end；序列复位模块在波形序列合成结束信号Fwave_end有效时，产生复位信号，将波形段地址发生器的波形段地址k复位为0，大循环地址累加器的大循环地址r复位为0；将波形长度计数器、波形段重复次数计数器、大循环波形段个数计数器、大循环重复次数计数器的值复位为0复位，开始重新生成整个波形序列。FDA00011.jpg,FDA00012.jpg,FDA00013.jpg,FDA00014.jpg,FDA00015.jpg,FDA00016.jpg,FDA00017.jpg,FDA00018.jpg,FDA00019.jpg,FDA000110.jpg,FDA000111.jpg,FDA000112.jpg
专利代理机构
进入国家日期文档分类：
下载后只包含 1 个 DOC 格式的文档，没有任何的图纸或源代码，
下载前请先预览，预览内容跟原文是一样的，在线预览图片经过高度压缩，下载原文更清晰。
您的浏览器不支持进度条
下载文档到电脑，查找使用更方便
还剩?页未读，继续阅读
播放器加载中，请稍候...
该用户其他文档
下载所得到的文件列表波形产生电路.doc
文档介绍：
课程信息师资力量电子教案助学课件实验教学教学录像教学资源扩展课程实验一波形产生电路一、实验目的通过实验,学会用集成运放组成各种波形发生电路,并掌握电路的调整及测量。二、实验原理根据自激振荡原理,采用正、负反馈相结合,将一些线性的和非线性的元件与集成运放进行不同组合,就能产生各种波形。本实验仅限于对最基本的波形发生电路进行研究。1. 正弦波发生器文氏电桥正弦波发生器是一种常用的 RC 振荡器,它的电路如图 3.1.1 所示。图中,具有选频特性的串、并联网络构成了正反馈支路。负反馈支路中的电位器 Rw 是用来调节负反馈深度以保证起振条件和改善波形。根据起振条件,反馈系数应满足kf+≥kf= = (3-1-1)则 RF=2R4。由于实际运放的开环增益是有限值,因此必须略大于 R4 的两倍。同样,考虑到实际运放输入电阻 Ri(这里是同相端的)和输出电阻的影响,正弦波的频率为f0 = (3-1-2)当取 C1=C2=C, R1=R2=R,且满足 Ri && R && Ro 时通常,电路元件值的确定,可按下列步骤进行:(1)根据所需要的振荡频率计算 RC 值。(2)由 Ri &&R&& Ro,选取合适的 R,然后再确定 C。(3)为了减小偏置电流影响,尽量满足 RF∥R4=R,同时由反馈系数要求,即可确定 RF 和 R4 的大小。(4)当需要振荡频率较高时,必须选用 GBW 较高的集成运放。实验电路中采用了匹配对接的两只二极管作为稳幅电路,其上并接 R3 是用于适当削弱二极管的非线性影响,以改善波形失真。2. 方波发生器电路如图 3.1.2 所示。由图可见,由 R1、R2 组成了正反馈网络。当有输出电压 vo 时,则反馈同相端的电压 v+= 。而负反馈网络是由 R、C 组成的充、放电回路,运放在此仅起着比较器的作用。它利用电容两端电压 vC 和 v+比较,决定着 vo 的极性是正或是负,vo 的极性又决定着通过电容的电流是充电(使 vC 增加)还是放电(使 vC 减小),而 vC 的图 3.1.2 方波发生器高低,再次和 v+ 比较决定 vo 的极性,如此不断反复,就在输出端产生周期性的方波。可以证明方波的频率为(3-1-3)由此可知,方波频率不仅与 RC 有关,还与正反馈网络的 R1、R2 比值有关,调节电位器 Rw 以改变 R 值,从而改变方波信号的频率。图 3.1.3 示出了电容两端电压 vC 和输出电压 vo 的波形图。实验电路中使用两个稳压二极管,以保证方波的正负对称性。R3 是稳压管的限流电阻。在考虑正反馈支路 R1 和 R2 的取值时,必须注意,不能使 vo 反馈到同相端 v+的峰峰值超过运放的共模输入电压范围 VICR,否则将会使运放损坏。3. 宽度可调的矩形波发生器图 3.1.4 宽度可调的矩形波发生器由方波发生器电路可以看出,如果设法改变充、放电时间常数,即可实现矩形波宽度可调。其电路如图 3.1.4所示。当 Rw 动臂上移时,充电时间常数将大于放电时间常数,则波形变宽。反之则变窄。图 3.1.4 所示输出电压 vo 的波形正属于这种情况。因此通过调节 Rw,即可连续地改变其占空比 D=t/T 的大小。必须指出:运放的转换速率将影响脉冲前、后沿的陡度,欲要得到窄脉冲输出,必须选用 SR 高的运放。4. 阶梯波信号发生器图 3.1.5 阶梯波电压发生器电路如图 3.1.5 所示。它实际上是将方波序列转变为阶梯波的电路。由于 D1、D2 的单向导电性,保证了电荷单方向传递到反馈电容 C3 上去。当方波发生器输出的方波电压 vo1 为—Vz 时,D1 导通(导通电压为 VD),D2 截止。C2 通过 D1 放电直到 vC2=(VZVD);当 vo1 为+Vz 时,D2 导通,D1 截止,则 C2 上的电压将被充到vC2=+(VZVD)。因此,在一个周期中,C2 上的电荷变化量为ΔQ=2C2(VzVD)。这也是一个周期中传递给 C3上的电荷量。这样,在一个周期中,两端的电压增量为ΔvC3 = = (VzVD ) (3-1-4)由于二极管保证了电荷只能单向传输,所以每一个阶梯的电压幅度均为ΔvC3,保持时间与方波的周期相等。这样,每当方波经过一个周期,输出波形就变化一个阶梯ΔvC3。设经过 n 个周期后,vC3 达到单结晶体管 BT33的峰点电压 Vp(即 nΔvC3=Vp)时,单结晶体管 eb1 之间导通,vC3 经 eb1 向 10Ω电阻放电,使 vC3 复位为零,又开始下一个循环。在忽略复位时间时,阶梯波电压的周期可近似为:Tz = nT ≈ T (3-1-5)式中,T 为方波周期。由此可知,在 Vp 和 VZ 被确定后,阶梯波的级数 n 将由 C2 和 C3 的大小决定。为了得到一定的级数,一般取 C=(5~10)C2。三、实验仪器双踪示波器 1 台直流稳压电源 1 台万用表 1 块四、实验内容1. 正弦波信号发生器检查装接电路无误后,开启电源,用示波器观察并记录输出波形。调节 Rw,在输出为不失真的正弦波的情况下,测量几组数据。(1)用示波器分别测量 vo 和 v+,看其比值是否符合理论值。(2)用示波器测量信号的频率。v+ vo vo / v+ 频率 f第一组(对应最大输出)第二组(调节电位器)*(3)若在 R1、R2 上并联同值电阻,观察频率变化情况。2. 方波信号发生器(1)接通电源,将电位器置中间位置,用示波器同时观察并记录 vC 和 vo 的波形,画出 vC 和 vo 的波形,并在波形上标出相应的数值。(2)调节 Rw,观察方波频率变化情况。将 Rw 调至最大和最小时,分别测量出 fmin 和 fmax,并与理论值比较。(3)将 C 替换为 0.01μF、0.001μF,观察并记录 vC 和 vo 的波形及数值。vC vo fmax (kHz) fmin (kHz)数值波形0.01μF0.001μF3. 宽度可调的矩形波信号发生器vC 波形 vo 波形占空比RwmaxRwmin1
内容来自淘豆网转载请标明出处.